บทที่ 3 ไบนารีลอจิกเกต

บทที่ 3 ไบนารลี อจกิ เกตวัตถุประสงค หลังจากไดศ กึ ษาในบทนีแ้ ลว จะสามารถ 1. จดจําช่ือ สัญลกั ษณ ตารางความจริง ฟงชั่นและสมการพืชคณิตบูลีนของเกตพื้นฐานได 2. นําเอา NAND เกต มาสรา งเปนเกตชนิดอ่ืน ๆ ได 3. แปลงชนดิ ของเกตพนื้ ฐานไปเปนเกตอ่ืนๆ ไดโดยใชอนิ เวอรเตอรมาชวยได 4. วาดวงจรลอจิกพรอมทงั้ อธบิ ายวิธีการสรา งเกตหลายอินพุทจากเกต 2 อินพทุ ได 5. จําคาตรงกันขา มของ NAMD และ NOR ได 6. รจู กั ขาตาง ๆ ของ IC ดิจติ อล ทัง้ TTL และ CMOS ทอ่ี ยใู นรูป Dual-in-line-package ได 7. ตรวจสอบขอผิดพลาดของงจรลอจิกแบบงาย ๆ ได 8. รจู ักสัญลักณลอจิกเกตแบบ IEEE ได3.1 AND เกต AND เกต บางครั้งอาจเรียกวา “all หรือ noting gate” ดังแสดงในรูปที่ 3.1 เปน พ้ืนฐานของการศึกษา AND เกต โดยใชวงจรสวิตชไฟฟา แบบงายๆ รูปท่ี 3.1 วงจร AND โดยใชว งจรสวติ ชไ ฟฟา ในรูปท่ี 3.1 เอาตพุตจะเปนหลอดไฟ (L1) ถา หาสวิตชป ดทัง้ A และ B หลอดไฟจะสวา ง เราอาจเรยี กวา “switch A and switch B” ปด จะทาํ ใหเ อาตพ ุดสวาง ตัว AND เกตอาจสรา งจากไดโอดหรอื ทรานซสิ เตอร ประกอบกันอยใู นตัวไอซี ตวั AND เกตใชสญั ลกั ษณ (logic symbol) ดังแสดงในรปูท่ี 3.2 ซ่งึ เปนสัญลกั ษณม าตรฐานและควรจาํ ใหไ ดวาเปน สัญลกั ษณของ AND เกต 32

รปู ท่ี 3.2 สญั ลกั ษณของ AND เกต ในทางลอจกิ จะใชเ กตเปน ตัวตัดสินวาเอาตพ ุตจะใหส วา งหรือไม ถา เปน AND เกตเอาตพุตจะทําใหห ลอดไฟสวางเมอ่ื สวิตชทง้ั คูปดวงจร (Close Circuit) พจิ ารณาวงจรทเ่ี ราสามารถเซตข้ึนในหอ งทดลองได ดงั วงจร AND เกตในรปู ที่ 3.3 โดยอนิ พุตของAND เกตตอกบั สวติ ช A และ B เอาตพตุ ตอ กบั หลอด LED ถา ให Low voltage (GND) กบั อินพุต A และB เอาตพ ุตคือ LED จะดับ เหตกุ ารณน ้ีอธิบายไดดังบรรทดั ที่ 1 ของตารางความจรงิ รูปท่ี 3.4 โดยบรรทัดที่ 1 จะแสดงอนิ พตุ และเอาตพตุ เปนดิจิตอลไบนารี จะเห็นวา ถา อนิ พุตเปน ลอจกิ “0” ท้ังคู เอาตพ ุตจะไดลอจกิ “0” เราสามารถเปรยี บเทยี บการทํางานของสวติ ชกับลอจิกในรปู 3.4 ได และถา ลอกจิกเปน “1”ท้ังคู จะไดเอาตพ ุตเปนลอจกิ “1” เชน กนั ดงั แสดงในบรรทัดที่ 4 ของรูปท่ี 3.4 รูปท่ี 3.3 การใชว งจร AND เกต ถา ทจี่ ุด A, B หรอื Y ปรากฏแรงดนั 5 V เทียบกับ GND เรยี กวา ลอจิก “1” หรอื High ถาปรากฏแรงดันเทากบั GND (หรอื ใกลาเคียง GND) ทีจ่ ะจดุ A, B หรือ Y เรยี กวา ลอจกิ “0” หรอื Lowคา ทางลอจกิ แบบนเี้ รียกวา ลอจกิ บวก (positive logic) เพราะวา เราใหค า ของ 5 V เปน ลอจิก 1โดยท่ัวไปในงานดจิ ติ อลอเิ ลก็ ทรอนิกสจะใช positive logic รปู ท่ี 3.4 ตารางความจรงิ ของ AND เกต 33

ตารางในรปู ที่ 3.4 เรยี กวาตารางความจรงิ (truth table) ซ่ึงเปน ตารางความจรงิ ตามการทํางานของ AND เกต โดยเทยี บกบั อนิ พตุ A และ B และเอาตพ ุต Y ขอ มูลในตารางความจรงิ เรียกวา ANDฟงกช ัน่ ซ่งึ เราจะตอ งจําลักษณะของ AND ฟง กช น่ั ได การจาํ อยางงา ยๆ ก็มองวาเอาตพตุ ของ AND จะเปน ลอจกิ “1” ไดกรณเี ดยี ว คอื ถา ทกุ อินพตุ เปนลอจกิ “1” หมด ถามีอินพุตใดอินพตุ หนึ่งเปน “0”เอาตพ ตุ จะเปน ลอจกิ “0” ตัว AND เกตที่ศกึ ษามานจี้ ะเขยี นเปนประโยคไดวา Y เทา กบั อนิ พุต A ANDกับอนิ พตุ B “input A is ANDed with input B to get output Y” และสามารถเขียนแทนประโยชนน ี้ไดด วย Boolean expression ซงึ่ จะเปน ภาษาทใ่ี ชกันในงานดิจติ อลอิเลก็ ทรอนกิ ส ในรปู ท่ี 3.5 จะแสดงวา Y เทา กบั A AND กบั B ถา สังเกตจาก Boolean expression จะเหน็ วาใชเ คร่อื งหมายคูณ หรือ dot( ⋅ ) แทนฟงกช ั่น AND รปู ท่ี 3.5 AND เกตที่มอี ินพุตเปน A และ Bโจทยท ดสอบ1. สญั ลกั ษณของ AND เกต เอาตพ ตุ ของมนั มลี ักษณะเปน อยางไร2. จงเขียน Boolean expression ของ AND เกต 2 อินพตุ3. จากรปู ที่ 3.3 เม่อื อินพตุ ทั้งคูเปน High เอาตพุต Y จะเปน………………………และหลอดไฟจะ…………………….(สวา ง, ไมสวา ง)4. ในรปู ที่ 3.6 เอาตพตุ ของ AND เกตมีคา เทา ใดทเ่ี วลา t25. ในรปู ที่ 3.6 เอาตพตุ ที่เวลา t3 มคี า ใด6. ในรปู ท่ี 3.6 เอาตพ ตุ ที่เวลา t4 มคี า ใด7. เอาตพุตของ AND เกตจะเปน อยางไร ถาอินพุตเปน High ท้ังหมด 34

รปู ท่ี 3.6 สง สญั ญาณ Pulse เขา ไปในลอจกิ3.2 OR เกต ตวั OR เกต บางคร้งั อาจเรยี กวา “any หรอื all เกต” ในรูปท่ี 3.7 แสดงพน้ื ฐานของการศึกษาOR เกต โดยใชสวิตช พิจารณาในรปู ที่ 3.7 หลอดไฟท่ตี ออยทู ี่เอาตพ ุตจะสวางเม่ือสวิตชตัวใดตวั หน่ึงปดและหลอดไฟจะไมส วางเม่อื สวติ ชท ้งั คูเปด ตารางความจรงิ สาํ หรบั วงจร OR แสดงดังรปู ท่ี 3.8 ซงึ่ จะเปนลักษณะ inclusive OR ฟง กช ่ัน โดยจะแสดงเง่อื นไขของสวติ ชและหลอดไฟสําหรบั OR เกต ในวงจรรูปท่ี3.7 จากตารางความจริงอาจจาํ งา ยๆ วา เอาตพ ุตของ OR เกต จะเปน Low ไดกรณีเดยี วเมื่อทกุ อินพตุเปน Low ซ่ึงสังเกตไดจ ากบรรทัดที่ 1 ของตาราง รูปท่ี 3.7 วงจร OR เกตโดยใชส วติ ชไฟฟา รูปท่ี 3.8 ตารางความจริงของ OR เกต สญั ลกั ษณของ OR เกต แสดงไดด งั รปู ที่ 3.9 ซ่ึงจะมีอนิ พุตเปน A และ B และเอาตพตุ เปน Yสําหรบั Boolean expression จะใชเครือ่ งหมายบวก (+) แทน OR เกต อา นวา “A OR B เทากับ Y” 35

รปู ที่ 3.9 สัญลกั ษณของ OR เกต รูปที่ 3.10 แสดงการตรรกะ OR ของอินพุต A และ B ท้ังสว่ี ิธีโจทยทดสอบ 8. จงเขยี น Boolean expression สําหรับ OR เกต 2 อนิ พุต 9. จากรูปที่ 3.11 ท่ีเวลา t1 10. จากรูปท่ี 3.11 ทเ่ี วลา t2 11. จากรปู ที่ 3.11 ที่เวลา t3 12. ถาทกุ อนิ พตุ ของ OR เกตเปน Low ทัง้ หมด เอาตพ ุตจะเปน อยา งไร 36

13. ตารางความจรงิ ในรูปท่ี 3.10 จะแสดงในลักษณะ………………………(exclusive, inclusive) ORลอจกิ ฟง กชนั รปู ท่ี 3.11 การสง Pulse เขา ไปใน OR เกต3.3 อนิ เวอรเตอรและบฟั เฟอร (Inverter and Buffer) เกตทุกเกตท่ีศกึ ษามาจะเปน แบบสองอินพตุ หน่ึงเอาตพตุ สําหรับวงจร “NOT” จะเปน แบบหนงึ่อินพตุ และหนง่ึ เอาตพตุ วงจร NOT อาจเรียกวา (inverter) โดยเอาตพ ุตจะมีคาลอจกิ ตรงขามกบั อนิ พตุสัญลักษณของอนิ เวอรเตอร แสดงไดใ นรปู ท่ี 3.12 รูปท่ี 3.12 สญั ลกั ษณและสมการบลู นี ของอินเวอรเตอร ถา ใหลอจิก “1” ท่ีอินพุต A เอาตพ ตุ Y ทไ่ี ดจะตรงขามหรือเปน ลอจิก “0” เราเรยี กตวัอินเวอรเ ตอรว า complements หรือ invert กับอินพุต ในรปู ที่ 3.12 จะแสดง Boolean expressionสาํ หรบั NOT หรอื invert ฟงกชั่นดวย สญั ลกั ษณ bar ( - ) จะใชเขยี นเหนอื ตัว A แสดงวาเปน inverted หรือ complemented เราอา น Boolean ในเทอม A วา “not A” 37

ตารางความจรงิ ของอินเวอรเ ตอรแสดงไดด ังรปู ท่ี 3.10 ถาแรงดันที่อนิ พตุ ของอนิ เวอรเตอร Aเปน Low เอาตพตุ จะมแี รงดนั เปน High เม่ืออินพตุ มีแรงดนั เปน High เอาตพุตจะเปน Low เราอาจจาํงายๆ วาเอาตพุตจะตรงขามกับอินพุต ในตารางความจรงิ จะแสดงลักษณะของอนิ เวอรเ ตอรในเทอมเลขไบนารี 0 และ 1 รูปท่ี 3.13 ตารางความจริงของอินเวอรเ ตอร รปู ท่ี 3.14 แสดงการตออนิ เวอรเตอรสองตัวเขาดวยกัน จากรูปลอจกิ ในรปู ที่ 3.14 จะแสดงการตออินเวอรเ ตอร 2 ตวั เขา ดวยกัน เม่ืออินพุต A ผา นอนิ เวอรเ ตอรตัวแรก จะไดเ ปน “not A” ( A ) และเขา อินเวอรเ ตอรตวั ที่ 2 จะไดเ ปน “double not A”( A ) เมอื่ อินพตุ A เปน “1” เขา ไปในอินเวอรเ ตอรสองครงั้ เอาตพตุ จะไดค าเดิม ซึ่งเราจะไดวา A เทา กบัA ในทาง Boolean ถา เทอมท่ีมี bar สองตัว คา ที่ได จะเทากบั เทอมทีอ่ ยใู ต bar นั้น ซ่งึ แสดงไดใ นรูปที่3.13 38

รปู ท่ี 3.15 a) สัญลักษณของอนิ เวอรเตอร b) สัญลักษณของ Noninverting buffer/driver ในรูปที่ 3.15 แสดงสัญลกั ษณท างลอจกิ 2 ตัว โดยรูป 3.15 a) จะเปนสญั ลักษณอ ีกแบบของอนิ เวอรเ ตอรและในรปู ท่ี 3.15 b) จะเหน็ วาไมม ีจดุ สัญลกั ษณนี้คือ noninverting buffer/driver ซง่ึสามารถนาํ ไปขับ LED หรือ หลอดไฟได ในปจจบุ ันตวั inverting และ buffer เปน อุปกรณทีต่ องใชในงานดจิ ติ อลอิเลก็ ทรอนิกสโจทยทดสอบ 14. จากรปู ท่ี 3.12 ถาอนิ พตุ A เปน High เอาตพ ตุ Y จากอนิ เวอรเ ตอรจะเปน อะไร 15. จากรูปที่ 3.14 ถา อินพตุ A ของอนิ เวอรเตอรท างซายเปน Low เอาตพ ตุ จากอนิ เวอรเตอรจากตวั ขวาจะเปน อยางไร 16. จงเขยี น Boolean expression ของอนิ เวอรเ ตอร 17. จงยกตวั อยางช่อื ท่ใี ชเรยี กอินเวอรเตอรมา 2 ชือ่ 18. จากรูปที่ 3.15 (ข) ถาอินพตุ A เปน Low เอาตพ ุตของบัฟเฟอรจ ะเปนอยางไร3.4 NAND เกต เกตท่เี ราไดศึกษามาแลว คอื AND, OR และ NOT เกต เปนเกตพ้ืนฐาน 3 ชนดิ ท่ีใชในวงจรดจิ ิตอลไดทกุ วงจร สาํ หรับตวั NAND นี้คือ NOT AND (นอรแอน) หรือ (inverted AND) สญั ลกั ษณมาตรฐานของ NAND เกตแสดงไดดงั รปู ท่ี 3.16 a) โดยเพมิ่ อนิ เวอรเตอร (วงกลมเลก็ ๆ ที่เรยี กวาbubble) เขาไปทางเอาตพุตของ AND เกต 39

รูปท่ี 3.16 a) สัญลกั ษณข อง NAND เกต b) สมการบลู ีนของ NAND เกต จากรูปท่ี 3.16 b) จะแสดงการตอ AND เกตกบั อินเวอรเ ตอร ซง่ึ จะใหผ ลลพั ธออกมาเปน NANDเกตสาํ หรับ Boolean expression ของ AND เกต คอื (A ⋅ B) และสาํ หรับ NAND เกตซ่งึ เปนอินเวอรเ ตอรของ AND เกต จะเขียนไดเ ปน AB ซ่งึ แสดงในรูป 3.16 b) ตารางความจริงของ NAND เกต แสดงไดดงั ดา นขวาของรปู ที่ 3.17 ถาเปรียบกนั AND เกต จะเห็นไดวา ตัว AND เกต จะพฒั นามาจากอนิ เวริ สของเอาตพ ุตของ AND เกต รปู ที่ 3.17 ตารางความจรงิ ของ AND และ NAND เกต ตวั NAND เกต จะใชก ันอยางกวา งขวางในงานอตุ สาหกรรม ทมี่ วี งจรดจิ ิตอลเปนองคประกอบถงึ ตรงนีเ้ ราไดร จู ักกบั สัญลกั ษณลอจิก, Boolean expression และตารางความจริงของ NAND เกตการจําตารางความจริงแบบงาย ๆ อาจจาํ วา เอาตพุตของ NAND เกต จะเปน Low กต็ อเม่อื ทกุ อนิ พุตเปนHigh ซึง่ แสดงไดใ นบรรทัดที่ 4 ของตารางความจริงในรปู ที่ 3.17 ซ่ึงจะเห็นวาเอาตพตุ จะเปน “0” เม่ือทกุ อนิ พตุ เปน “1” 40

รปู ท่ี 3.18 NAND ทมี่ อี ินพตุ เปน A และ Bโจทยทดสอบ 19. ลักษณะเอาตพ ุตของสัญลักษณข อง NAND เกตมีลกั ษณะเปน อยา งไร 20. จากรูปท่ี 3.19 ทเี่ วลา t1 เอาตพตุ มีคา เทาไร 21. จากรูปที่ 3.19 ทเ่ี วลา t2 เอาตพ ุตมีคา เทาไร 22. จากรูปท่ี 3.19 ที่เวลา t3 เอาตพ ุตมีคาเทาไร 23. ถาอนิ พุตของ NAND เกตเปน High ทุกอนิ พตุ เอาตพุตทไ่ี ดจ ะเปนเทาใด รปู ท่ี 3.19 สญั ญาณ Pulse ที่เขา ไปทางอินพตุ ของ NAND เกต 41

3.5 NOR เกต ตัว NOR เกต แทจริงกค็ ือ NOT OR เกต คอื เอาตพุตของ OR เกตมาผา นตวั อินเวอรเตอร จะไดNOR เกต สญั ลกั ษณของ NOR เกต แสดงไดดังรปู ที่ 3.20 a) ซึ่งจะเห็นไดวาสญั ลกั ษณของ NOR เกต คือสัญลกั ษณของ OR เกต แลว เพ่มิ จดุ เลก็ ๆ (bubble) ของอินเวอรเ ตอรล งไปขา งหนา ตัว NOR เกต อาจสรา งจาก OR เกตมาตอ กับอนิ เวอรเ ตอรไดดังรปู ที่ 3.20 b) สาํ หรับ Boolean expression ของ OR เกตคอื (A+B) สวน Boolean expression ของ NOR เกต จะเพิม่ อนิ เวอรเ ตอรเขาไปคือ A + B ตารางความจริงของ NOR เกต แสดงไดท างขวามอื ของรปู ท่ี 3.21 และถาเปรียบเทยี บตารางความจริงของ NOR เกตกับ OR เกต จะเหน็ วา ตรงขา มกนั เราควรจําสัญลกั ษณ, Boolean expression, และตารางความจริงของ NOR เกตใหไ ด สาํ หรบัตารางความจรงิ อาจจํางา ยๆ วา เอาตพ ตุ ของ NOR เกต จะเปน ลอจกิ “1” ไดก รณเี ดยี วถาทกุ อินพตุ เปนลอจิก “0” หมด ซง่ึ แสดงไดด ังบรรทดั แรกของตารางความจริง รูปที่ 3.20 a) แสดงสัญลักษณข อง NOR เกต b) สมการบูลีนของ NOR เกต รปู ที่ 3.21 ตารางความจริงของ OR เกต และ NOR เกต 42

รูปที่ 3.22 NOR เกตท่มี อี นิ พุตเปน A และ B รูปที่ 3.23 การสง Pulse เขาไปใน NOR เกตโจทยท ดสอบ 24. สญั ลักษณข อง NOR เกตทางเอาตพ ุตมีลักษณะอยา งไร 25. จากรูปท่ี 3.23 ที่เวลา t1 เอาตพ ุตทีไ่ ดจะเปน คา ใด 26. จากรปู ท่ี 3.23 ทีเ่ วลา t2 เอาตพ ตุ ทีไ่ ดจ ะเปนคาใด 27. จากรูปท่ี 3.23 ทีเ่ วลา t3 เอาตพ ุตทีไ่ ดจะเปนคาใด 28. ถาอนิ พตุ ทัง้ คูของ NOR เกตเปน Low เอาตพุต Y ของ NOR เกตจะเปนอยา งไร 43

3.6 เอ็กซคลซู ฟี – ออรเกต (EXCLUSIVE OR GATE) ตวั เอ็กซคลูซฟี – ออรเกต จะใหเอาตพ ุตเปน ลอจิก “1” เม่อื อนิ พตุ ท้ัง 2 มีคาตรงกันขา ม บางครั้งเรียกวา “any but not all gate” ตัวเอ็กซคลูซฟี – ออรเ กตจะเขยี นสนั้ ๆ วา XOR เกต สญั ลกั ษณของXOR เกต แสดงไดด ังรปู ท่ี 3.24 a) สําหรบั Boolean expression ของ อธบิ ายไดด งั รูป 3.24 b) โดยใชสัญลักษณ ⊕ แทนเทอม XOR รปู ท่ี 3.24 a) สญั ลักษณข อง XOR เกต b) สมการบลู นี ของ XOR เกต ตารางความจริงของ XOR เกต แสดงไดท างขวาของรูปที่ 3.25 จากตารางจะเปรียบเทียบใหเหน็ระหวาง เอาตพตุ ของ OR และ XOR เกต สําหรับตารางความจรงิ ของ อาจจํางายๆวา ถา อินพุตมีลอจิกตางกนั เอาตพตุ จะเปนลอจิก “1” รปู ท่ี 3.25 ตารางความจรงิ ของ OR เกต และ XOR เกต ถามีอินพุตเปน High เปนจํานวนเลขค่ี (1, 3, 5...) เขา สู XOR เกต เอาตพ ุตจะไดเปน High ถาอินพตุ เปน High เปนจาํ นวนคู (0, 2, 4...) เขาสู XOR เกต เอาตพตุ ทไี่ ดจะเปน Low ซึ่งอาจพจิ ารณาไดจากตารางความจริงของ XOR ในรูปท่ี 3.26 บรรทดั ท่ี 4 แสดงจํานวนอินพุต High เปน คู เอาตพ ตุ ท่ไี ดจะเปน Low สาํ หรับบรรทัดท่ี 3 แสดงจํานวนอินพุต High เปนค่ี จะไดเอาตพุตเปน High 44

รูปท่ี 3.26 (ก) สัญลักษณของ XOR 3 อินพตุ (ข) ตารางความจริงของ XOR 3 อนิ พุตรปู ที่ 3.27 แสดงการตรรกะ XOR ของอินพุต A และ B ท้ังสว่ี ธิ ี 45

รูปที่ 3.28 การสง สัญญาณ Pulse เขา ไปใน XORโจทยท ดสอบ 29. จงเขียน Boolean expression ของ XOR เกต 3 อนิ พุต 30. จากรูปท่ี 3.28 เอาตพ ตุ ของ XOR เกตทเี่ วลา t1 มคี าเปน อยางไร 31. จากรปู ท่ี 3.28 เอาตพ ุตของ XOR เกตทเ่ี วลา t2 มคี า เปนอยางไร 32. จากรปู ที่ 3.28 เอาตพุตของ XOR เกตทเ่ี วลา t3 มีคา เปน อยา งไร 33. จากรปู ท่ี 3.28 เอาตพุตของ XOR เกตที่เวลา t4 มคี า เปน อยางไร 34. จากรปู ท่ี 3.28 เอาตพุตของ XOR เกตทเ่ี วลา t5 มคี าเปนอยา งไร 35. XOR เกตทมี่ อี นิ พุตไดหลายคา ถาอนิ พตุ High เปนเลขคี่ เอาตพตุ จาก XOR เกตจะเปนอยา งไร3.7 เอ็กซค ลูซีฟ – นอรเ กต (EXCLUSIVE NOR GATE) ตัวเอก็ ซคลูซฟี – นอรเกต เรยี กสน้ั ๆ วา XNOR เกต สญั ลกั ษณแสดงไดด งั รูปท่ี 3.21 a) ถา หากเปรียบเทียบกับสัญลกั ษณของ XOR แลวจะเหน็ วาจะเพิ่มอนิ เวอรเ ตอรเขา ไปทางเอาตพ ุตของเกต สําหรบัBoolean expression จะอธบิ ายไดด งั รปู ที่ 3.21 b) ซงึ่ จะใชสําหรับฟงกช น่ั ของ XNOR เกต ถา สงั เกตBoolean expression ของ XNOR เกต คอื A ⊕ B จะเหน็ วาจะเพมิ่ bar เขา ไปบน A ⊕ B ซง่ึหมายความวาเอาเอาตพุตของ XOR เกตมาเขาอินเวอรเตอรถ ึงจะกลายเปน XOR เกต สําหรบั ตารางความจริงของ XOR เกต แสดงไดด ังรปู ที่ 3.21 c) ซงึ่ จะเหน็ วาตรงขามกนั กบั ตารางความจรงิ ของ XORเกต รปู ที่ 3.29 a) สญั ลกั ษณของ XNOR เกต b) สมการบลู นี ของ XNOR เกต c) ตารางความจริงของ XOR 46

รปู ที่ 3.30 ตวั อยา ง XNOR ทม่ี ีอนิ พตุ เปน A,B และ Cโจทยท ดสอบ 36. จงเขียน Boolean expression ของ XNOR เกต 3 อินพตุ 37.จากรปู ท่ี 3.31 เอาตพตุ ของ XNOR ที่เวลา t1 จะมลี อจกิ เปน คาใด 38. จากรปู ท่ี 3.31 เอาตพุตของ XNOR ทีเ่ วลา t2 จะมลี อจิกเปนคาใด 39. จากรปู ท่ี 3.31 เอาตพตุ ของ XNOR ทีเ่ วลา t3 จะมีลอจิกเปนคาใด 40. จากรูปท่ี 3.31 เอาตพตุ ของ XNOR ท่เี วลา t4 จะมลี อจิกเปนคาใด 41. จากรปู ที่ 3.31 เอาตพตุ ของ XNOR ท่ีเวลา t5 จะมีลอจกิ เปนคาใด 42. เกตแบบ XNOR ถามอี นิ พุตเปน High จาํ นวนคบู ติ เอาตพ ุตของ XNOR เกตจะเปนคา ใด รูปที่ 3.31 การสง สัญญาณ Pulse เขา ไปใน XNOR เกต 47

3.8 การใช NAND เกดแทนเกตอ่นื ๆ ในบทนี้เราไดกลาวถึงพื้นฐานที่ใชงานดิจิตอล รวมท้ังคุณสมบัติของอุปกรณพื้นฐาน 7 ชนิด อัน ไดแก AND, OR, NAND, NOR, XOR และ XNOR เกต กับอินเวอรเตอร ซึ่งอุปกรณเหลาน้ีในงาน อเิ ล็กทรอนิกสจะอยใู นรปู ของไอซี สําหรับ NAND เกต สามารถใชส รางเปน เกตชนิดอ่นื ๆ ไดท ุกชนิด บางครั้งจะเรยี ก NAND เกต วา“universal gate” ในรูปที่ 3.32 แสดงการใช NAND เกตสรางเปนเกตพ้ืนฐานอ่ืนๆ ฟงกช่ันทางลอจิกตางๆ แสดงทางซายของตาราง ทางขวาของตารางแสดงการสรางเกตพื้นฐานจาก NAND เกต การสรางเกตบางครั้งจะตองทําในงานดิจิตอลอิเล็กทรอนิกสถาหากหาเกตท่ีตองการไมได หรือถามี NAND เกตเหลอื ใชก ็นาํ มาสรา งเปนเกตอน่ื ๆ แทนโจทยทดสอบ 43. ตวั NAND เกตสามารถสรา งเปน อินเวอรเตอรไ ด ถา นาํ ขาอินพุตมาทาํ อะไรกัน 44. จะตอ งใช NAND เกต 2 อนิ พตุ กีต่ วั มาสรา งเปน OR เกต 2 อนิ พุต รูปท่ี 3.32 การใช NAND เกตแทนเกตตา งๆ 48

3.9 เกตท่มี ีอินพุตมากกวา สองอนิ พุต เกตตาง ๆ ท่ีไดศกึ ษามาจะมีอินพตุ 2 อนิ พตุ ถา หากตองใชเ กตท่มี อี ินพุตมากกวา 2 อนิ พตุ ก็สามารถทําได เชน ในรูปที่ 3.33 a) จะแสดง AND เกตสามอนิ พุต สาํ หรบั Boolean expression ของAND เกตสามอนิ พตุ สามารถเขยี นไดเ ปน A ⋅ B ⋅ C = Y ดังแสดงในรูป 3.33 b) โดยมีขาอินพุตเปน A,B และ C สําหรบั ตารางความจรงิ ในรปู 3.33 c) จะแสดงเอาตพ ตุ ของ AND เกตสามอินพุตทม่ี ีความสมั พนั ธก ับอินพตุ ลอจกิ ตางๆ แปดคา รูปที่ 3.33 แสดงสญั ลักษณของ AND เกตสามอินพุต a) สญั ลกั ษณทางลอจิก b) ตารางความจรงิ AND เกตสามอนิ พตุ ดงั รูปที่ 3.34 ถานํา AND เกต 2 อนิ พตุ มาสรา งจะทาํ ไดดังรปู ที่ 3.34 a) ซง่ึAND เกต ขวาจะเสมอื นเปน AND เกต 3 อินพุต สาํ หรบั รปู ที่ 3.34 b) จะเปนการศกึ ษาการใช AND เกต2 อนิ พุตมาสรางเปน AND เกต 4 อนิ พุต รูปที่ 3.34 แสดงการขยายอนิ พตุ a) ใช AND เกตสรางเปน AND สามอนิ พตุ b) สรางเปน AND ส่ีอินพตุ 49

สญั ลักษณท างลอจกิ ของ OR เกต 4 อินพตุ แสดงไดด งั รูปท่ี 3.35 a) สําหรับ Booleanexpression ของ OR เกต 4 อินพุตเขียนไดเ ปน A+B+C+D = Y ดังแสดงในรปู ท่ี 3.25 b) ซึง่ อานวา“input A or input B or input C or input D will equal out Y” เคร่ืองหมาย + จะแทนฟงกช ่ันทางลอจิก OR ใน Boolean expression ตารางความจริงของ OR เกต 4 อนิ พตุ แสดงไดดังรูป 3.35 c) ซ่ึงจะเห็นวาตวั OR เกต 4 อนิ พุตนม้ี ีภาวะท่เี ปนไปได 16 คา ถา หากเราตอ งการสรา ง OR เกต 4 อนิ พตุ จากOR เกต 2 อินพตุ เราสามารถนาํ OR เกต 2 อินพตุ มาตอ ไดดงั รปู ที่ 3.36 a) สาํ หรับรปู 3.36 b) จะเปน การนาํ ORเกต 2 อินพตุ มาสรา งเปน OR เกต 3 อินพตุ รปู แบบของการ OR และ AND เกต 2 อนิ พตุ มาสรางเปนเกตหลายอนิ พุต จะเหน็ วา มีลกั ษณะคลา ยๆ กันกับรปู 3.36 สําหรับการขยายขาอนิ พตุ ของ NAND เกต จะทําไดยากกวา AND เกต และ OR เกต ในรปู 3.37จะแสดงการสรา ง NAND เกต 4 อินพตุ โดยใช NAND เกต 2 อนิ พุตสองตัว กับ OR เกต 2 อินพุตหนึง่ ตวั รูปที่ 3.35 แสดง OR เกตสีอ่ ินพุต a) สญั ลกั ษณทางลอจิก b) สมการบลู ีน c) ตารางความจริง 50

รูปที่ 3.36 แสดงการเพิ่มอนิ พตุ ของ OR เกต รูปที่ 3.37 การขยายอนิ พุตของ NAND เกตโจทยทดสอบ 45. จงเขยี น Boolean expression ของ NAND เกต 3 อนิ พุต 46. ตารางความจริงของ NAND เกต 3 อินพตุ โดยคาลอจิกของอินพตุ ตา งๆ ท่เี ปนไปไดม ีไดกี่คา 47. จงเขยี น Boolean expression ของ NOR เกต 4 อนิ พตุ 48. ตารางความจริงของ NOR เกต 5 อนิ พุต คาลอจิกของอนิ พตุ ตา งๆ มีไดก ่ีคา3.10 การใชอินเวอรเ ตอรใ นการแปลงชนดิ เกต บอยครั้งที่ตองแปลงเกตพ้ืนฐานตาง ๆ เชน AND, OR, NAND หรือ NOR ใหมีฟงกชั่นทางลอจิกเปนอยา งอนื่ เราสามารถทําไดโ ดยใชตวั อนิ เวอรเตอรช ว ย ในรูปที่ 3.38 จะแสดงตวั อยางการแปลงลอจิกฟงกช่ัน โดยในตอนบนของตาราง (invert outputs) จะแสดงการนําอินเวอรเตอรไปตอทางเอาตพุตของเกตชนิดหนงึ่ ผลลัพธท่ีออกมาจะเปนเกตอีกชนดิ หนึ่ง ซ่ึงแสดงไดทางดานขวา สําหรับสวนกลางของตาราง (invert inputs) จะแสดงการนําอนิ เวอรเตอร ไปตอทางอนิ พุตของเกตพื้นฐาน ใหไดเกตอีกชนิดหน่ึง จากรูปจะเห็นวา ถานําอินเวอรเตอร 2 ตัวไปตอกับอินพุตของ OR เกต ผลลัพธที่ไดจะเปน NANDเกต ในรูป 3.39 a) จะแสดงสญั ลักษณข องการเพ่มิ อินเวอรเ ตอรเ ขาไปทางอินพุตของ OR เกต ซึ่งเขยี นไดโดยการเพิ่มจุดเล็ก ๆ เขาไปทางอินพุตของสัญลักษณของ OR เกต ดังแสดงในรูป 3.39 a) ซึ่งแสดงการแปลง OR เกต เปน NAND ฟงกช่ัน และถา หากนําอนิ เวอรเ ตอรมาตอทางอนิ พุตของ AND เกต จะเขยี น 51

สัญลักษณไดดังรูป 3.39 b) ซึ่งผลลัพธที่ไดจะเปน NOR เกต สัญลักษณในรูปที่ 3.39 บางคร้ังในวงจรลอจิกกจ็ ะใชแ ทนสญั ลกั ษณของ NAND และ NOR เกต ซ่ึงจะพบไดใ นวงจรดิจติ อลอเิ ลก็ ทรอนกิ ส สาํ หรับสว นลางของรูป 3.39 จะแสดงการตอ อนิ เวอรเ ตอร เขา ไปทั้งอนิ พุตและเอาตพุต ซึ่งจะเหน็ วา สามารถแปลงกลับไปมาระหวา ง AND เปน OR และ NAND เปน NOR ได การแปลงเกตทง้ั 12 ชนิดในรปู ที่ 3.38 จะเหน็ วาเราสามารถแปลงเกตพน้ื ฐาน (AND, OR,NAND และ NOR) เปน เกตใด ๆ ไดโดยใชตวั อินเวอรเ ตอรช วย สงิ่ เหลา นี้ไมตองจาํ เเตสามารถใชอา งองิได นอกจากนี้เรายังสามารถตรวจสอบคําตอบได จากการเขยี นตารางความจริงไดอีกดวย 52

รปู ท่ี 3.38 การใชอนิ เวอรเ ตอรแ ปลงเกตชนดิ หนง่ึ เปนเกตอกี ชนดิ หนงึ่ 53

รูปท่ี 3.39 a) สญั ลักษณของ NAND เกต b) สัญลักษณข อง NOR เกต รปู ที่ 3.40 สัญญลกั ษณท างลอจิกของ NAND พีชคณิตบูลีนและตารางความจริง3.11 ไอซีลอจิกเกตเเบบ TTL ในทางปฏบิ ัติ ไอซที ใ่ี ชใ นงานดจิ ติ อลโดยท่วั ไป จะหาไดง า ยและราคาไมเเพง โดยจะสรา งออกมาเปน ตระกลูของไอซี โดยในแตละตระกลู ของไอซจี ะใชเชือ่ มตอกนั ได ไอซดี ิจิตอลกลุมแรก จะสรา งจากเทคโนโลยแี บบไบโพลา โดยภายในไอซจี ะประกอบดว ย ทราสซิสเตอร, ไดโอด และตวั ตา นทาน ไอซดี ิจติ อลอกี ลมุ หน่ึงจะเปนตระกูลทีใ่ ชเ ทคโนโลยีแบบ metal oxidesemiconductor (MOS) ในหองทดลองจะตองไดใ ชไ อซีทั้งสองตระกลู นี้ ซี่งเรยี กวา ไอซีตระกูล TTLและไอซตี ระกลู CMOS โดยตระกูล CMOS จะกนิ พลังงานต่ํา และใชไ ฟเล้ียงไดในชว งกวาง โครงสรา งภายในจะสอดคลองกับ insulated – gate field – effect transistors (IGFFTs) ลักษณะของไอซีดจิ ติ อลทว่ั ไป จะมีลกั ษณะดังรูปที่ 3.42 a) โดยโครงสรา งแบบนีเ้ รียกวา dualin-ling package (DIP) ไอซีในลกั ษณะที่เห็นน้ีเรยี กวา 14-pin DIP IC. สาํ หรับการกําหนดเลขขาจะอาน 54

แบบทวนเข็มนาฬกิ า โดยเริม่ นับตั้งแต 1 ถงึ 14 โดยมองจากดา นบนลงมา ดังรปู ท่ี 3.42 a) โดยใกลๆตําแหนงของขาที่ 1 จะมีจุดใหสงั เกตบนดานบนของตัวไอซี ดังรูปท่ี 3.42 b) รปู ท่ี 3.42 ลักษณะของไอซแี บบ Dual in-ling package (DIP) a) ตาํ แหนง ของขาท่ี 1b) เครอื่ งหมายจุดบอกขาท่ี 1 ไอซีดจิ ิตอลทส่ี รางข้นึ เราจะตอ งรูวาขาแตละขาคืออะไร พจิ ารณารปู ท่ี 3.43 จะเปน ไอซีดจิ ติ อลท่ีภายในประกอบดว ย AND เกต 2 อนิ พุต 4 ตัว ซึ่งเรียกวา quadruple two-input AND gate เบอรนี้คือเบอร 7408 ซึ่งเปน เบอรห น่งึ ในตระกูล 7400 ของไอซี TTL ไฟเลย้ี งทจ่ี ายใหก ับไอซที าํ ไดโดยตอ GND กบัขา 7 และ Vcc ตอกับขา 14 และจะเหน็ วา ขาที่เหลอื ทุกขาจะใชเปนอนิ พตุ และเอาตพตุ ของ AND เกต 4ตัวน้ี รูปที่ 3.43 โครงสรา งของไอซดี จิ ิตอล ทที แี อลเบอร 7408 55

ถาเราจะเขียนวงจรดังรูป 3.44 a) เราจะสรางวงจรนี้ข้ึนมาไดโดยใชไอซี TTL เบอร 7408 ซ่ึงแสดงไดดังรูป 3.44 b) โดยจายแรงเคลื่อน 5V ใหกับไอซี TTL ทางขาบวก Vcc (ขา 14) และขาลบ GND(ขา 7) สําหรับอินพุต A และ B จะใชสวิตชตอเขาทางขา 1 และขา 2 ของไอซี ถาสวิตชสัมผัสกับดานบน(up position) จะไดลอจิก 1 (5V) เขาทางอินพุตของ AND เกต ถาสวิตชสัมผัสกับดานลาง (downposition) จะไดล อจกิ 0 (GND) เขา สูอ นิ พตุ สําหรบั ทางดา นขวาของไอซใี นรปู ที่ 3.44 b) จะตอ LED และความตา นทาน 150Ω เพอ่ื จาํ กัดกระแส ถาเอาตพ ุตของ AND เกตหรอื ขา 3 เปน High (เขา ใกล +5V) จะมกี ระแสไหลผา น LED ทําให LED สวา ง รูปท่ี 3.44 a) วงจร AND เกตสองอินพตุ b) การใชไ อซี AND เกตมาสรา งเปน วงจร ทางดานบนของไอซี TTL จะมีตัวอักษรเขียนไดดังรูป 3.45 a) ตัวอักษรที่อยูในบล็อกท่ีเขียนวา“NS” หมายความวา ไอซีตัวน้ีผลิตจากบริษัท National Semiconductor สําหรับ DM7408N สามารถอธิบายแยกเปนกลุมๆ ไดดังรูปที่ 3.45 b) ตัว “DM” จะบอกรหัสการผลิต (National Semiconductor 56

จะใช “DM”) รหัสตัวเลข “7408” บอกวาไอซีตัวนี้คือ ไอซี TTL ที่มี AND เกต 2 อินพุต 4 ตัว ตัว “N”บอกรหัสการผลติ วา ผลติ ตัวถังออกมาเปน แบบ DIP ไอซีดจิ ิตอลตัวหนง่ึ ดังรปู 3.46 a) จะใชต วั อกั ษร “SN” บนหลงั ไอซีบอกวาผลิตจากบริษัท TexasInstrument ตัว “J” บอกวาตัวถังเปนแบบเซรามิก “DIP” น้ีคือเครื่องหมายท่ีใชแบงชนิดในเชิงการคา(commercial grade) รหัสตัวเลข 74LS08 ตัว “7408” บอกวา เปน AND เกต 2 อินพุต 4 ตัวอยูในไอซีตวั อกั ษร “LS” ตรงกลางเปน ตัวบอกประเภทของไอซี TTL ถา เขียนวา “LS” หมายความวาเปนแบบ low-power Schottky ตวั อกั ษรทีใ่ ชในรหัสตัวเลขของไอซี TTL ตระกลู 7400 มดี ังนี้ AC = FACT Fairchild Advanced CMOS Technology logic (the newestadvanced family of CMOS) FACT Fairchild Advanced CMOS Technology logic (the newest family ACT = CMOS with TTL logic levels)of advanced low-power Schottky TTL logic (a subfamily of TTL) advaced Schottky TTL logic (a subfamily of TTL) ALS = CMOS logic (an early family of CMOS) AS = FAST Fairchild Advance Schottky TTL logic (a new subfamily of TTL) C= FACT Fairchild Advance CMOS Technology logic (a family of CMOS F= TTL logic levels) FCT = high-speed TTL logic (a subfamily of TTL)with high-speed CMOS logic (a family of CMOS ) H= high-speed CMOS logic (a family of CMOS with TTL inputs) HC = low-power TTL logic (a subfamily of TTL) HCT = low-power Schottky TTL logic (a subfamily of TTL) L= Schottky TTL logic (a subfamily of TTL) LS = S= 57

รปู ที่ 3.45 ตวั อยา งไอซเี บอร DM7408N รูปท่ี 3.46 ตวั อยา งไอซเี บอร SN74LS08J b) รายละเอียดของตัวอักษรบนไอซี b) เปน ไอซชี นิด low-power Schottky ไอซี TTL แตล ะชนดิ จะใชเ ทคโนโลยีในการผลติ ท่ีแตกตางกนั ไอซบี างเบอรจ ะมตี วั อักษร “C” ใสเขาไป ระหวางตัวเลขเบอรของไอซี ซึง่ เปนตัวบอกวา ใชเ ทคโนโลยกี ารผลิตแบบ CMOS ตัวอักษรอนื่ ๆ เชน“HC”, “HCT” , “AC” , “ACT” และ “FCT” จะใชเทคโนโลยกี ารผลิตไอซีแบบ CMOS ทั้งส้ิน 58

โจทยทดสอบ 55. ตระกูลของไอซีดิจิตอลที่นยิ มใชก นั 2 ตระกลู คือ 56. จากรูปที่ 3.42 (ก) ไอซีท่มี ีรปู รางแบบนีเ้ รยี กวา……………………………………………package 57. แหลงจา ยไฟท่มี แี รงเคลอ่ื นขนาด……………………V จะใชกบั ไอซี TTL โดยขา Vcc จะตอ กับขัว้ ……………………….(+,-) และขา GND จะตอกับข้วั ………………………………(+,-) ของแหลง จา ยไฟ 58. จากรปู ท่ี 3.44 (ข) ไอซีตัวน้โี ครงสรา งภายในประกอบดวยอะไร 59. ถา หากบนไอซเี ขียนวา “74LS08N” จะทาํ ใหทราบอะไรบา ง 60. ไอซีดิจติ อลเบอร 74F08 เปนไอซีในตระกลู TTL หรอื ไม 61. ไอซีเบอร 74ACT08 เปน ไอซีแบบ CMOS หรอื แบบ TTL3.12 ไอซีลอจิกเกตแบบ CMOS ไอซีในอนุกรม 7400 จะเปนแบบ TTL นอกจากน้ียังมีการผลิตไอซีดิจิตอลแบบ CMOS (คําวาCMOS ยอมาจาก complementary metal oxide semiconductor) ซึ่งเหมาะกับงานท่ีใชแบตเตอรี่เนืองจากกนิ ไฟตํา่ ไอซีตระกูล CMOS เบอรของมันจะเร่ิมตนดวยอนุกรม 4000 นอกจากน้ียังมีอนุกรม 74C00 ,อนุกรม 74HC00 ในป 1985 มี FACT (Fairchild Advance CMOS Technology) ซง่ึ เปนอนุกรม 74AC00, อนุกรม 74ACT00, อนุกรม 74FCT00 นอกจากน้ียังมีการผลิตไอซีที่เปนแบบ large-scale integrated(LSI) ซึ่งมใี ชใ นนาฬิกาและเครือ่ งคดิ เลขตางๆ ซงึ่ ใชเ ทคโนโลยีแบบ CMOS เชนกนั ไอซี CMOS ในอนุกรม 4000 ดังแสดงตัวอยางในรูปที่ 3.47 a) ดานบนของไอซีตรงตําแหนงของขา 1 จะมีเครื่องหมายบอกไว ตัวเลข CD4081BE ความหมายแตละสวนแสดงไดในรูป 3.47 b) ตัวอักษรCD คือ manufacturer code ซึ่งก็คือ RCA code สําหรับตัวอักษร 4081B เปนตัวบอกวาไอซเี บอรนีเ้ ปนAND เกตสองอินพุตส่ีตัว ตัวอักษร “E” จะบอกลักษณะของตัวถังวาเปนแบบ DIP ตัวอักษร B บอกวาเปนบัฟเฟอร ซ่ึงสามารถใชข บั กระแสทางดา นเอาตพุตได ในรปู ท่ี 3.47 c) จะเปนลกั ษณะขาของ CD4081 โดยจะเหน็ วา ขั้วตอแหลง จา ยไฟบวกคือ VDDข้ตั อ กบั ขัว้ ลบของแหลง จา ยไฟคือ VSS โดยทัว่ ไปแลวชื่อของข้ัวตอ แหลงจายไฟของไอซี TTL กับอนุกรม4000 หรอื CMOS จะตางกัน ดังแสดงในรูป 3.43 และ 3.47 59

รปู ท่ี 3.47 (a) ไอซีดิจิตอลแบบ CMOS (b) ตวั อกั ษรบนไอซีอนุกรม 4000B (c) ขาของไอซี 4081Bรูปที่ 3.48 (a) วงจร AND เกต 2 อินพตุ 60

รูปท่ี 3.48 (b) การนาํ ไอซี 4081 มาสรา งเปนวงจร ถาหากมีวงจรดงั รปู ท่ี 3.48 a) ซง่ึ จะนาํ เอาตพตุ ท่ไี ดจ าก AND เกตไปขับ LED โดยใชตัวทรานซสิ เตอรช ว ยขับกระแส ถาตอ งการสรางออกมาเปนวงจรเราสามารถใชไอซแี บบ CMOS เบอร 4081ได ซึง่ จะตอวงจรไดดังรูป 3.48 b) จากรปู จะเหน็ วาจะใชแ หลงจายไฟขนาด 5 V แตไอซตี ระกลู CMOS ในอนกุ รม 4000 น้จี ะใชไฟเลีย้ งไดในชว ง 3 ถงึ 18 โวลต ในรปู 3.48 b) จะแสดงการตอขาตางๆ กบั ไอซี จะเหน็ วาขา VDD และ VSS จะตอ เขา กับเเหลงจายไฟ สาํ หรับอินพุตท่ีจะใหก ับ CMOS ถาเปน High จะตอ กับขั้วบวกของแหลง จายไฟ ถาเปน Low จะตอกบั ขั้วลบของแหลง จายไฟ สําหรับการใชงาน CMOS น้นัอนิ พตุ ที่ไมใ ชจ ะตองตอใหเ ปน ลอจิก “0” หรือ “1” ในที่น้ีอนิ พตุ ทไี่ มใชของ CMOS (ขา C, D, E, F, H, G)จะตอ ลง GND เอาตพ ุตของ AND เกตซงึ่ เปน ขา 3 ของไอซีจะตอกบั ทรานซิสเตอรเ พื่อขับกระแสใหกบั LEDโดยทรานซิสเตอรจ ะนํากระแสเมอื่ เอาตพตุ ของ AND เกตเปน High จากวงจรในรปู ที่ 3.48 b) ถา ใหอ นิ พตุ ทั้งสองเปน High เอาตพ ุตที่ไดจ าก AND เกตจะเปน Highซึ่งทาํ ใหหลอด LED สวาง แตถาเอาตพ ุตของ AND เกตเปน Low หลอด LED จะไมสวา ง ไอซีแบบ CMOS ในอนุกรม 4000 จะมีรปู รา ง DIP ไอซตี ระกลู TTL ทมี่ ีการสรางแบบ CMOSไดแ กอ นุกรม 74C00 แตถาตอ งการใชง านท่ีความถ่ีสูง ควรเลือกตระกูล 74HC00 การใชง านไอซแี บบCMOS จะตอ งระวังเร่ืองประจไุ ฟฟาเพราะอาจทําใหไอซีเสยี หายได และไมค วรจบั ไอซี CMOS ดว ยมอื เปลาโจทยท ดสอบ 62. ไอซีประเภท CMOS เปนไอซีทก่ี นิ พลังงาน……………………..(สูง, ต่ํา) 63. ไอซี TTL จะใชแ หลง จา ยไฟขนาด 5 V แตไอซีประเภท CMOS จะใชแหลง จายไฟ DC ในชว งตั้งแต… ………………….V ถงึ ……………………V 64. จากรูปที่ 3.47 ไอซเี บอร 4081B โครงสรางภายในจะประกอบดวยอะไร 65. อินพตุ ทไ่ี มใชข อง CMOS จะตอ งทําอยางไร 61

3.13 การตรวจสอบขอผิดพลาดของวงจรเกต เครอื่ งมอื พืน้ ฐานท่ีใชห าจดุ บกพรองของวงจรคือ ลอจกิ โพรบ (logic probe) ซ่งึ มีลักษณะดังรปู3.37 ตวั ลอจกิ โพรบน้จี ะใชว ัดไอซไี ดท ้ังประเภท CMOS และ TTL โดยจะมสี วิตชสาํ หรับเลือกชนิดของไอซีทีจ่ ะวดั การใชเคร่ืองมือนี้จะตอ งจา ยไฟเล้ยี ง ซึ่งสามารถใชไ ฟเลีย้ งของวงจรท่จี ะวัดไดเ ลย โดยจายไฟบวกใหกบั สายสีแดงและ จา ยไฟลบใหกับสายสีดํา การแสดงผลของลอจกิ โพรบจะแสดงผลทางหลอด LED วาระดับลอกจิท่ีวัดนนั้ เปน High หรอื Low รูปท่ี 3.49 ลอจิกโพรบ รูปที่ 3.50 a) การใชไ อซมี าสรางวงจรบนแผน PC b) ไดอะแกรมของวงจรทส่ี รา งขึ้น 62

ในการใชงานจรงิ ๆ แลว วงจรดจิ ติ อลนน้ั จะอยบู นแผน วงจรพมิ พ (printed circuit board : PC)ตัวอยา งในรปู ที่ 3.50 a) จะเปนตวั อยา งของวงจรอเิ ลก็ ทรอนกิ สทอี่ ยูบ นแผน PC โดยมีไดอะแกรมของวงจรเปน ดงั รปู 3.50 b) ถา หากวงจรในรูปท่ี 3.50 มขี อ ผดิ พลาดขึน้ หรือวงจรไมท าํ งานขน้ั แรกใหเชค็ วา ไอซตี ัวนรี้ อนหรือเปลา โดยเอามือไปจับทไี่ อซี ถาหากไอซรี อนใหตรวจดวู า ตอ ขาตา งๆ และไฟเลีย้ งถูกหรอื เปลาแผนวงจรพมิ พข อ ตกลงกันหรอื ไม ข้นั ตอนตอ ไปใหวัดจุด A, B, C และ D จากวงจรในรปู 3.50 a) โดยจุด Aและ B จะตอ งเปน High เนอ่ื งจากตอ อยกู ับไฟเลยี้ ง ถาจดุ A เปน High แลว จดุ B ไมเปน ใหต รวจดูวาแผน วงจรพมิ พข าดหรอื ไม ในกรณจี ดุ C และ D กเ็ ชน เดยี วกนั จะตอ งเปน Low ท้งั คู ข้ันตอ ไปพจิ ารณาจากวงจรพบวา ไอซที ต่ี อกนั นนั้ จะเปน วงจรของ AND เกต แบบ 3 อนิ พตุ จากวงจร ถา สมมุตวิ าอินพุตทกุ ตัวเปน High หมด ขา 1, 2 และ 5 เปน High เอาตพตุ ขา 6 จะตองเปน Highดวยซึ่งจะทาํ ใหห ลอด LED สวา งใหใ ชลอจิกโพรบตรวจเชค็ ที่จุดตา งๆ จากรปู 3.50 a) ถาให High ทอ่ี นิ พุต A, B, C และ D คอื ขา 1 ขา 2 และ ขา 5 เปน High แลวงจรยงั ไมทํางาน ใหตรวจสอบดูวา ขา 3 ซงึ่ เปนเอาตพ ุตของ AND เกตตวั แรกเปน High หรอื ไม ถา เปนแตขา 4 ไมเ ปน High อาจเปน ไปไดวา ขา 4 ของไอซีเสยี บลงบนแผน วงจรพมิ พไมแนน หรือวดั ขา 3 แลวไมเปน High อาจเปน ไปไดว า AND เกตตวั แรกเสยี ตัวลอจกิ โพรบนถ้ี า เรากาํ หนดใหเ ปน COMS กส็ ามารถนํามาใชก ับไอซี TTL ได เนอื่ งจากตัวCMOS น้ีจะรบั รลู อจกิ “0” เมื่อมีคาแรงดนั ตัง้ แต 0 ถงึ 20 เปอรเ ซน็ ตข องแหลงจา ยไฟ และรับรูลอจิก “1”เมือ่ มีคา แรงดันต้ังแต 80 ถึง 100 เปอรเ ซ็นตข องแหลงจา ยไฟ ซ่งึ เปนชว งทีไ่ อซี TTL รับรไู ดอยูแ ลวโจทยท ดสอบ 66. จากรปู ท่ี 3.49 ตัวลอจิกโพรบนสี้ ามารถใชว ัดไอซตี ระกลู ใดไดบา ง 67. ข้นั แรกในการตรวจสอบวงจรท่ีสรางมาจากไอซี TTL เกต จะตรวจสอบท่จี ุดใดกอ น 68. ขั้นท่ีสองในการตรวจเชก็ ขอ ผดิ พลาดของวงจร จะดูทจี่ ดุ ใด 69. ถา อินพตุ ของ CMOS ถูกปลอยลอย ภาวะทางอนิ พุตจะเปน อยา งไร3.14 สญั ลกั ษณท างลอจกิ แบบ IEEE วงจรลอจกิ ตา ง ๆ โดยทว่ั ไปแลวจะใชสญั ลักษณท างลอจกิ แบบทเี่ ราไดศึกษามา แตม ีสญั ลกั ษณอีกแบบทเ่ี รยี กวา IEEE หรือ IEEE standard logic symbols ในรูปท่ี 3.51 จะเปรียบเทียบสญั ลกั ษณท างลอจกิ ตา งๆ กับสญั ลักษณแบบ IEEE สญั ลกั ษณท ุกตัวของ IEEE จะแทนดว ยเคร่ืองหมายสเ่ี หลยี่ ม แตจะมีตัวอกั ษรกาํ กับไว ภายในเคร่อื งหมายส่เี หลยี่ ม เพื่อบอกวา สญั ลกั ษณต ัวนเ้ี ปน อะไร ถาดจู ากรปู จะเหน็ วาตัว AND เกตจะแทนดวยตัวอกั ษร & ดา นนอกของเครื่องหมายสเี่ หลีย่ มจะมีขีดเลก็ ๆ อยซู ง่ึ ใชแทนเคร่ืองหมายจุด (สําหรับ NOT , NAND NOR และ XOR) 63

รปู ท่ี 3.51 เปรยี บเทียบสญั ลักษณแบบ Traditional กับ IEEE 64

รปู ท่ี 3.52 สญั ลักษณข อง 7408 AND เกตสองอินพุต a) แบบ Traditional b) แบบ IEEE สญั ลักษณแ บบ IEEE สามารถใชแทนไอซีไดเชนกนั อยา งตัวอยางไอซเี บอร 7408 จะเปน ANDเกตสองอินพุตสี่ตัว ดงั รปู ท่ี 3.52 โดยสญั ลักษณแบบ traditional ดงั แสดงในรปู 3.52 a) และสญั ลักษณแบบ IEEE จะเปน ดังรปู 3.52 b) ถา สังเกตจะเห็นวา 7408 น้เี ปน AND เกตสญั ลกั ษณแบบ IEEE จะมีเครื่องหมาย & อยูใ นสเี่ หลย่ี มตัวบนสุดโจทยทดสอบ 70. จงเขียนสัญลักษณท างลอจิกแบบ IEEE ของ AND เกต 3 อินพุต 71. จงเขยี นสัญลกั ษณท างลอจกิ แบบ IEEE ของ OR เกต 3 อินพตุ 72. จงเขยี นสญั ลักษณทางลอจิกแบบ IEEE ของ NAND เกต 3 อนิ พตุ 73. เครอื่ งหมายสามเหล่ยี มทางดานขวาของสญั ลักษณแบบ IEEE จะใชแทนเครอ่ื งหมายอะไรในสัญลักษณแบบ traditional 74. สญั ลกั ษณทางลอจกิ ท่ีเราไดศึกษาผานมาสว นใหญเ ปนแบบใด3.15 การประยุกตใชล อจกิ เกตอยางงาย ลอจิกเกตเพยี ง 1 ตัว ก็สามารถนาํ ไปประยกุ ตใ ชง านตา งๆ ไดม ากมาย หากพจิ ารณาวงจรในรปู ที่3.53 (ก) จะเห็นวา เปน AND เกตแบบ 2 อนิ พุต โดยมีสญั ญาณนาฬกิ าเขาไปทางขา B ถา หากอินพุตท่ขี า Aเปนลอจิก “0” จะทําใหเ อาตพ ุต Y เปน ลอจกิ “0” ตลอด แตถ าหากอินพุต A เปนลอจกิ “1” จะทาํ ใหสญั ญาณนาฬิกาเขา ไปทางขา B สามารถออกไปทางเอาตพุตได ดงั นนั้ จะเหน็ วาสญั ญาณทางอนิ พตุ A จะเปน สญั ญาณควบคุมการสงขอ มูลออกมาทางอพตุ 65

รปู ที่ รปู ที่ 3.53 การใช AND เกตเปน ตวั ควบคมุ สําหรับในรูปที่ 3.53 (d) จะเปน การประยกุ ตใ ชเ ปนวงจรนบั ความถ่ี (frequency counter) ถาหากใหสญั ญาณทางอนิ พตุ A เปนลอจกิ “1” เปน เวลา 1 วินาที ก็จะทาํ ใหท างเอาตพตุ มสี ญั ญาณนาฬิกาท่ีเขาไปทางขา B ถูกสงออกมาในเวลา 1 วินาทีเชน กนั ถาหากใน 1 วนิ าที นบั สญั ญาณท่ีออกมาไดเ ทากับ 5ลกู น่ันหมายความวา สัญญาณนาฬิกาทางขา B มีความถี่เทากบั 5 Hz นนั่ เอง รปู ที่ 3.54 ตัวอยางการตอ สวติ ชเขากับวงจรนับ 66

สําหรบั วงจรในรูปที่ 3.55 เปน ตวั อยา งการใชเกตเปนวงจรระบบสังสญั ญาณเตือนอตั โนมตั ิ โดยจะนาํ บฟั เฟอรไ ปชว ยในการขบั กระแสใหก ับแหลง กําเนดิ สญั ญาณเสยี ง เมือ่ นําสวิตชไปติดตามประตูหนา ตางบาน ถา หากประตูหนา ตางบานใดถูกเปดจะทําใหระบบสงสญั ญาณเตอื นออกมา พจิ ารณาวงจรในรูปที่ 3.55(a) ถา หากสวิตชท่ีตอ อยูก ับ NOR เกตทกุ ตัวมตี ัวตานทานตอลงกราวนอยู (pull-down resistor) ถาหากประตูหนา ตา งบา นปด จะทาํ ใหส วติ ชเ ปด วงจร หมายความวา อินพุตของ Nor เกตเปนลอจิก “0” และถาหากประตหู นาตางบานปด ทกุ บานจะทาํ ใหอ นิ พตุ เปน ลอจิก “0” ทกุ บิต ก็จะทําใหเอาตพตุ ของ NOR เกตเปนลอจกิ “1” ซึ่งจะทําใหร ะบบไมสง สญั ญาณเตือนเนอ่ื งจากแหลงกาํ เนิดเสียงของระบบทาํ งานไมค รบวงจร รปู ท่ี 3.55 (a) ระบบไมส ง สญั ญาณเตอื น ถาหากประตหู นาตา งบา นบานใดถกู เปด จะทําใหสวติ ชท ี่ตอ อยูกบั ตาํ แหนง น้ันตอวงจร ก็จะทาํ ใหอินพุตของ NOR เกตที่ตอ อยกู บั บิตนัน้ ไดร ับลอจิก “1” ซึ่งจะทาํ ใหเ อาตพ ุตของ NOR เกตเปน ลอจิก “0”ดังน้นั จะทําใหระบบสงสญั ญาณเตอื นออกมาดงั รูปท่ี 3.55 (b) 67

รปู ท่ี 3.55 (b) ระบบสง สญั ญาณเตือนรูปที่ 3.55 (c) เพิ่มวงจรปด เปดระบบ 68

ระบบสง สญั ญาณเตือนภยั ที่ออกแบบข้นึ น้สี ามารถสรา งวงจรปดเปดระบบหรือวงจรอนี าเบลิ เพมิ่ขนึ้ มาไดโ ดยตอ วงจรเพิม่ ดงั รูปที่ 3.35 (c) จากวงจรจะเหน็ วา มีการเพม่ิ OR เกตแบบ 2 อนิ พุต เขาไปทางเอาตพุตของบฟั เฟอร โดยใหอนิ พตุ หนึง่ ตอกบั เอาตพุตของ NOR เกต และอกี อนิ พุตหน่ึงตอ กับสวิตชป ดเปดโจทยทดสอบ 75. วงจรในรูปที่ 3.53 เม่ือสญั ญาณควบคมุ ทางอินพุตของ AND เกตเปน Low หมายความวา ระบบถกู ……………………..(disabled, enabled) จะทาํ ใหสัญญาณนาฬกิ าถกู กันเอาไวไมส ามารถออกมาทางเอาตพ ตุ ได 76. จากรูปที่ 3.53 (c) ถาอินพุตควบคุมของ AND เกตเปนลอจกิ “1” เปน เวลา 1 วินาที ระบบจะทํางานคลา ยกับเคร่อื งมือวัดประเภทใด แบบฝก หดั ทา ยบทท่ี 31. เอาตพุตของสญั ลกั ษณ AND เกต มลี กั ษณะอยา งไร2. จงเขียน Boolean ecpression ของ AND เกต 2 อินพุต3. จากรูปที่ 3.3 เม่อื อนิ พุตท้ังคเู ปน High, เอาตพ ตุ Y จะเปน ……..…..และหลอดไฟจะ……..…..(สวาง, ไม สวาง)4. สัญญาลกั ษณของ OR เกต เอาทตพตุ มลี กั ษณอ ยางไร……………..( เรียบ, จดุ , โคงทน)5. จงเขียน Boolean expression สําหรบั OR เกต 2 อินพตุ6. จากรูปที่ 3.8 ถา อินพตุ A และ B เปน LOW ท้งั คู เอาตพตุ Y จะเปนอยา งไร7. ตารางความจรงิ ในรูป 3.7 จะแสดงในลกั ษณะ………………( exclusive, inclusive ) OR ลอจกิ ฟงกช ่นั8. จากรูปที่ 3.9 ถา อินพุต A เปน High เอาตพ ตุ Y จากอนิ เวอรเ ตอรจ ะเปนอยางไร9. จากรูป 3.11 ถาอนิ พุต A ของอนิ เวอรเ ตอรทางซา ยเปน LOW เอาตพตุ จากอนิ เวอรเ ตอรต วั ขวาจะเปน อยา งไร10. จงเขยี น Boolean expression ของอินเวอรเตอร11. จงยกตวั อยางชือ่ ทีใ่ ชเ รียกอินเวอรเ ตอรม า 2 ชอื่12. จากรปู 3.12 b ) ถาอินพตุ A เปน LOW เอาตพ ุตจากบัฟเฟอรจ ะเปน อยางไร13. ลกั ษณะเอาตพ ตุ ของสัญญาลกั ษณข อง NAND เกตเปน อยา งไร14. จงเขียน Boolean expression ของ NAND เกต 2 อนิ พุต15. จากรูป 3.13 a) เมือ่ อนิ พตุ A และ B เปน High เอาตพ ุต Y ของ NAND เกตจะเปนอยางไร16. สัญลักษณของ NOR เกต ทางเอาตพุตมีลักษณะอยางไร17. จงเขยี น Boolean expression ของ NOR เกต 2 อินพตุ18. จากรปู 3.15 a) ถาอินพุต A เปน LOW และอินพุต B เปน High เอาตพ ุต Y ของ NOR เกต จะเปน อยางไร19. จากรูป 3.15 a) ถาอนิ พตุ ของทง้ั คู NOR เกตเปน LOW เอาตพตุ Y ของ NOR เกต จะเปนอยางไร 69

20. เอก็ ซคลูซีฟ – ออรเ กต บางครัง้ เรยี กวา อะไร…………………. ( 5 พยางค )21. จงเขยี น Boolean expression ของ XOR เกต 2 อนิ พุต………………22. จากรปู 3.17 a) ถา อนิ พตุ ท้ังคเู ปน High เอาตพ ตุ Y จาก OR เกตจะเปน………………..23. จากรปู 3.17 a) ถา อนิ พุต High เปน เลขค่ี เอาตพ ุตจาก XOR เกตจะเปนอยางไร………………24. สัญลักษณของ XNOR สามารถเขยี นไดโดยใส…………....เขาไปในเอาตพ ตุ ของสัญลกั ษณของ…………….25. จงเขยี น Boolean expression ของ XNOR เกต 2 อินพตุ26. วงจรรูป 3.19a) ถาอนิ พุต A เปน Low และอินพตุ B เปน High เอาตพตุ Y ของ XNOR เกตจะ เปน …………27. วงจรรปู 3.19a) ถาจาํ นวนคขู องอินพุตเปน High เอาตพตุ Y ของXNOR จะเปน ……….……28. ตัว NAND เกตสามารถสรา งเปนอินเวอรเ ตอรไ ด ถา นําขาอนิ พตุ มาทาํ อะไรกนั29. จะตองใช NAND เกต 2 อนิ พตุ ก่ตี ัว มาสรางเปน OR เกต 2 อนิ พุต30. จงเขยี น Boolean expression ของ NAND เกต 3 อนิ พุต31. ตารางความจริง NAND เกตุ 3 อินพุต โดยคา ลอจิกของอินพตุ ตา งๆท่เี ปนไปไดม ีไดก ค่ี า32. จงเขยี น Boolean expression ของ NOR เกต 4 อินพุต33. ตารางความจรงิ ของ NOR เกต 4 อนิ พตุ คา ลอจกิ ของอินพุตตางๆมไี ดก คี่ า34. ตวั OR เกตสามารถแปลงเปน NAND เกตได โดยเพ่ิม ………………..เขาไปทางอนิ พุตของ OR เกต35. การเพ่ิมอินเวอรเ ตอรเขา ไปทางอินพตุ ของ AND เกต ผลลัพธท ไี่ ดจะเปน…………..ลอจกิ ฟงกช ัน่36. ถา เพิ่มอินเวอรเตอรเ ขาไปทางเอาตพุตของ AND เกต ผลลพั ธที่ไดจ ะเปน…………..ลอจิกฟง กช ่ัน37. ถา เพ่มิ อินเวอรเ ตอรเ ขา ไปทางอินพุตและเอาตพ ุตของ AND เกต ผลลพั ธท่ไี ดจ ะเปน…………...... ลอจกิ ฟง กช ัน่38. ตระกลูของไอซีดจิ ติ อลทนี่ ยิ มใชกนั สองตระกลูคอื ………………39. จากรปู ท่ี 3.29 ไอซที ม่ี ีรูปรางแบบน้เี รียกวา …………………package40. แหลงจา ยไฟทม่ี แี รงเคล่ือนขนาด……….V จะใชกับไอซี TTL โดยขา Vcc จะตอกบั ขั้ว…….( +,- ) และขา GND จะตอ กบั ข้วั …………( +, - ) ของแหลงจา ยไฟ41. ไอซปี ระเภท CMOS เปน ไอซีทีก่ ินพลังงาน………………. ( สูง , ตํ่า )42. ไอซี TTL จะใชแ หลงจา ยไฟขนาด 5 V แตไอซปี ระเภท CMOS จะใชแ หลงจา ยไฟ DC ในชว ง ต้ังแต… ……...V ถงึ ………….V43. จากรปู ท่ี 3.34 ไอซีเบอร 4081B โครงสรา งภายในจะประดว ยอะไร44. อนิ พุตท่ไี มใ ชของ CMOS จะตองทาํ อยา งไร45. จากรูปท่ี 3.36 ตวั ลอจิกโพรบนี้สามารถใชวดั ไอซีตระกูลใดบาง46. ขนั้ แรกในการตรวจสอบวงจรทสี่ รา งมาจากไอซี TTL เกต จะตรวจสอบท่ีจุดใดกอน47. ข้นั ท่ี 2 ในการตรวจเช็คขอ ผิดพลาดของวงจรดูที่จุดใด48. ถาอินพุตของ CMOS ถกู ปลอ ยลอยภาวะทางอนิ พตุ จะเปน อยา งไร49. จงเขยี นสญั ลกั ษณทางลอจกิ แบบ IEEE ของ AND เกตสามอินพตุ50. จงเขยี นสัญลักษณทางลอจกิ แบบ IEEE ของ OR เกตสามอินพุต 70

51. จงเขียนสญั ลักษณทางลอจกิ แบบ IEEE ของ NAND เกตสามอินพุต52. เคร่อื งหมายสามเหลยี่ มทางดา นขวาของสญั ลกั ษณแบบ IEEE จะใชแ ทนเคร่ืองหมายอะไรในสญั ลกั ษณ แบบ traditional53. สัญลกั ษณทางลอจิกท่เี ราไดศึกษาผานมาเปนสว นใหญแ บบใด 71

คาํ ตอบแบบฝกหดั ทา ยบท 31. 8 คา 32. A+B+C+D = Y 1. round 33. 16 คา 2. A.B = Y 34. อินเวอรเตอร 3. High , สวา ง 35. NOR 4. จดุ 36. NAND 5. A+B = Y 37. OR 6. Low 38. TTL, CMOS 7. inclusive 39. dual in-line (DIP) 8. Low 40. 5, +, - 9. Low 41. TTL quad two-input AND gate 10. Y = A 43. ตา่ํ 11. negated, complemented 44. 3 , 18 12. Low 45. AND เกต สองอินพตุ สี่ตวั 13. โคง และมอี ินเวอรเตอรอ ยูดา นหนา 46. ตอลง GND หรือไฟเลีย้ ง 14. A.B = Y 47. TTL และ CMOS 15. Low 48. ชอ ตหรอื ไม , ไอซีรอนหรือไม 16. เปน จุดและมีอินเวอรเ ตอรอยดู า นหนา 49. ไฟเล้ยี ง 17. A+B = Y 50. ไมแนนอน 18. Low 51. 19. High 52. 20. any but notall gate 53. 21. A⊕B = Y 54. bubble 22. Low 55. traditional 23. High 24. อินเวอรเ ตอร , XOR 25. A⊕B = Y 26. Low 27. High 28. ตอ กนั 29. สามตัว 30. A.B.C = Y 72