บทที่ 7 ฟลิปฟลอป ล่าสุด

บทท่ี 7 ฟลปิ ฟลอปวัตถปุ ระสงค หลังไดเ รียนจบบทนี้แลว จะสามารถ 1. จัดรปู แบบไดอะแกรมและอธบิ ายฟงคช น่ั อินพตุ เอาตพุต ของฟลิปฟลอป ประเภทตางๆ ได 2. ใชต ารางความจริงหาคาเอาตพตุ ของการทาํ งานในโหมดตา ง ๆ ของฟลิปฟลอปได 3. เขียนรูปคลื่นเอาตพ ุตการทํางานในโหมดตาง ๆ ของฟลปิ ฟลอปหลงั การทรกิ ได 4. พจิ ารณาและอธิบายโครงสรางและทาํ นายการทาํ งานของไอซี แบบ 4 bit latch ได 5. แยกประเภทฟลิปฟลอปแบบ synchronousและ asynchronous ได 6. อธบิ ายการทาํ งานของอุปกรณชมติ ทริกเกอร (schimtt trigger) และการนําไปใชง านได 7. เปรยี บเทียบสัญลกั ษณฟลิปฟลอปแบบ IEEE และ ANSI วงจรเกย่ี วกับระบบดจิ ิตอลอาจแบงไดเ ปน 2 กลุม กลมุ แรกจะเกีย่ วกบั วงจร combinationlogic ซงึ่ ใชกอปุ กรณป ระเภท AND,OR และ NOT เกต อกี อลมุ หน่งึ จะเกย่ี วกบั sequential logic วงจรsequential จะเก่ียวกบั timing และอปุ กรณเ กี่ยวกับหนวยความจําตาง ๆ พ้ืนฐานของไดอะแกรมของวงจร sequential จะใชฟ ลิปฟลอป ซง่ึ จะใชประกอบกบั วงจรอื่น ๆ มากมายเชน วงจรนับ , ซพี รจี สี เตอรและอุปกรณห นว ยความจาํ ตางๆ7.1 R-S ฟลิปฟลอป ( R–S FILP – FLOP ) สญั ลักษณท างลอจิกของ R–S ฟลิปฟลอป (R–S FILP–FLOP) แสดงดังรูป 7.1 โดยตัว R–Sสาํ หรับเอาตพ ุตจะมสี องตัวคือ Q และQ ( อา นวา not Q หรือ Q not ) คาลอจกิ ของเอาตพ ุตทั้งสองจะตรงขามกันหรอื เปน คอมพลีเมนทตอกัน ถาเอาตพ ุต Q = 1 เอาตพตุ Q = 0 สาํ หรับตวั R และS ของอนิ พตุ ของฟลิปฟลอปจะแทนรีเซต็ ( reset ) และเซ็ต (set ) อินพตุ ตารางความจริงตารางท่ี 7.1 จะแสดงการทาํ งานตา งๆ ของ R - S ฟลปิ ฟลอป ถา ใหอ นิ พุตS และ R ไดรับลอจกิ 0 เอาตพตุ จะไดล อจกิ 1 ทงั้ คู เรยี กวา สภาวะ prohibited state ของฟลิปฟลอป สภาวะนเ้ี ราไมนาจะใชง าน ในบรรทดั ท่ีสองของตารางความจริงจะแสดงเม่ืออนิ พตุ S เปน 0 และอนิ พุต R เปน 1 เอาตพตุ 0 จะถูกรีเซตเปนลอจิก 1 เราเรียกวา เซต็ (set) ในบรรทัดทส่ี ามอนิ พุต Rจะเปน 0 และอนิ พุต S จะเปน 1 เอาพุต Q รีเซ็ต (clear) เปน ลอจิก 0 เราเรยี กวา รเี ซต ( reset)สําหรับบรรทัดที่สี่ของตารางความจริงอินพุตทง้ั สอง ( RและS ) เปน 1 ทําใหเอาตพ ตุ ทั้งสองไมมกี ารเปลยี่ นแปลง โดยจะคงคา Q และ Q เอาไวเรียกวา hold 171

รปู 7.1 ตารางที่ 7.1 จากตารางที่ 7.1 จะสังเกตเหน็ วา ฟลปิ ฟลอปจะแอคทีฟท่ลี อจิก 0 ถาใหลอจิก 0 ไปท่ีเซ็ตเอาตพ ุต Q ถาจะเปน 1 ถาใหล อจิก 0 ไปทร่ี ีเซต เอาตพ ุต Q จะเปน 1 เพราะวาฟลิปฟลอปตวั น้ีถาไดล อจกิ 0 จะเปน การอนี าเบลิ ( enable ) ฟลปิ ฟลอป ถา ดสู ัญลักษณรูป 7.1 จะเหน็ วา ที่อินพุตของฟลปิ ฟลอปจะใสอ นิ เวอรตหรอื จุดเอาไวท อ่ี นิ พุต R และ S ซึง่ เปน การบอกวาอินพตุ เซ็ตและรีเซตจะแอคทฟี ท่ีลอจิก 0 R–S ฟลิปฟลอปสามารถสรางจากไอซหี รอื เขยี นขึน้ จากลอจกิ เกตได ดังรปู ที่ 7.2 ซึง่ ใชNAND เกต มาสรางเปน R–S ฟลิปฟลอป ซึ่งการทาํ งานตา งๆ จะเหมือนกับตารางความจรงิ ในตารางท่ี7.1 ถา หากเขยี นเปน ไดอะแกรมเวลา (timing diagrams) หรอื รูปคล่ืน (wave form) ของสญั ญาฯตา ง ๆ จากลอจิกของฟลิปฟลอป โดยเปรยี บเทียบสญั ญาณอินพุตและเอาตพ ุต สามารถสงั เกตไดจ ากosciloscope โดยแกนนอนเห็นแกนของเวลา ( time ) และแกนตัง้ เปน คาความตางศักด์ิ (voltage) รปูท่ี 7.3 จะแสดงไดอะแกรมเวลาอนิ พตุ (R,S) และไดอะแกรมเวลาเอาตพตุ (Q’ และ Q) ของ R–S ฟลปิฟลอป โดยดานบนของไดอะแกรม จะเปน ภาวะตา งๆ จากตารางที่ 7.1 รปู แบบของเอาตพตุ Q จะรเี ซ็ตและรีเซ็ตตามเง่อื นไขของ R–S ฟลปิ ฟลอปสาํ หรบั ทางดานขวาของไดอะแกรมจะเปน คา ระดับลอจิก (0,1) กาํ กับเอาไวด วย 172

รปู ที่ 7.2ตัว R–S ฟลิปฟลอปอาจเรียกไดว า R–S แลตช ( R–S lacth ) หรอื เซ็ต–รีเซต ฟลปิ ฟลอป (set- resetflip-flop) ถงึ ตรงนเ้ี ราไดร แู ลว วา สญั ลกั ษณแ ละตารางความจรงิ ของ R–S ฟลปิ ฟลอปเปนอยางไรนอกจากน้ยี ังทราบวา โหมดการทาํ งานตา งๆ ส่ีโหมดของ R–S ฟลิปฟลอปเปน อยางไรบาง รปู ที่ 7.37.2 R–S ฟลปิ ฟลอป แบบใชส ญั ญาณนาฬกิ า สัญลกั ษณท างลอจกิ ของฟลิปฟลอปแบบใชสญั ญาณนาฬิกา (clocked R–S flip–flop ) แสดงไดดงั รูปที่ 7.5 จะสงั เกตเหน็ วา คลายกับ R–S ฟลิปฟลอป แตจะเพมิ่ อินพตุ CLK (สาํ หรบั clock) เขาไป ในรปู ที่ 7.6 แสดงไดอะแกรมเวลาของ clocked R–S flip – flop โดยมีสัญญาณอนิ พุต CLK อยูดานบนพิจารณาสัญญาณ clockpluse(1) จะไมมผี ลตอ เอาตพ ุต Q เพราะวา S และ R มีคา เปน 0 ซึง่ ฟลิปฟลอปนจี้ ะอยูในสภาวะ hold mode เมือ่ clock pulse ลูกแรกเขาไป หลงั จากนั้นใหอินพตุ S เปน 1เอาตพุต Q จะยังไมเ ปลี่ยนแปลงเม่ือขอบขาขึน้ หรือ rising edge ของ clock pulse 2 เขามา เอาตพ ตุ 173

Q จะกลายเปน 1 สําหรับ pulse ลกู ท3ี่ และ ลกู ที่ 4 จะไมม ีผลตอเอาตพตุ Q ของ ฟลปิ ฟลอป เน่ืองจากpulse ลกู ท่ี 3 ฟลปิ ฟลอปอยูในสภาวะ set mode และ pulse ลกู ท่ี 4 ฟลปิ ฟลอป อยูในสภาวะ holdmode ตอมาอนิ พตุ R เปน 1 เมอื่ ขอบขาข้ึนหรือ rising mode ของ clock pluse ลูกที่ 5 เขามา เอาพุต Q จะ reset (หรือclear) เปน 0 ฟลิฟลอปจะอยใู นสภาวะ reset mode ใน clock pulse ลูกท5่ีและ6 และฟลิปฟลอปจะอยใู นสภาวะ hold mode ใน clock pulse ลูกที่ 7 รูปที่ 7.5 จะเห็นวาเอาตพ ตุ ของ clock R–S ฟลิปฟลอปจะเปลีย่ นไปไดก ็ตอเม่อื มี clock pulse เขา มาทางอนิ พตุ เราพดู ไดว า ฟลิปฟลอปทาํ งานแบบ synchronously การทํางานในแบบน้ีมีความสําคัญอยางมากในระบบคอมพวิ เตอรและเคร่อื งคาํ นวณตางๆ รูปที่ 7.6 คณุ สมบตั อิ กี อยางหนึ่งของ clocked R–S ฟลปิ ฟลอป สามารถ ใชเปนหนว ยความจําได โดยใชในโหมดของ hold mode ซ่งึ อินพุตมีการเปลี่ยนแปลงแตดา นเอาตพ ุตจะไมม ีการเปล่ียนแปลง โดยจะจาํคาเดิมได ในรูป 7.6 การใชงานใน hold mode ไดแ ก clock pulse ลกู ท่ี 1,4 และ7 สําหรบั รปู ที่ 7.7 a) แสดงตารางความจริงของ clocked R-S ฟลิปฟลอป สามบรรทัดบนของตารางความจริง เปน สภาวะท่ีเรานาํ มาใชงาน สว นบรรทดั ลา งจะเปน สภาวะท่ีไมใ ชงาน จะสังเกตเหน็ วา 174

อนิ พุต R และ S ของ clock R–S ฟลิปฟลอป จะแอคทฟี ที่ High ถา ให High กับอนิ พุต S เมอื่ อนิ พตุ Rเปน Low เม่อื มสี ญั ญาณ clock Pulse เขามาเอาตพ ุต Q จะถูกเซตเปน 1 สาํ หรับรูป 7.7 b) จะแสดงการเขยี นไดอะแกรมของ clock R–S ฟลปิ ฟลอป ถาสงั เกตใหดีจะเห็นวา จะใช NAND เกตสองตัวมาเพิ่มทางอินพุตของ R–S ฟลปิ ฟลอปผ ลลัพธท่ีไดจ ะเปน clocked R- S ฟลปิ ฟลอป ถงึ ตรงนเ้ี ราไดร จู กั และเขยี น R–S และ clocked R–S ฟลปิ ฟลอป สาํ หรับหารใชง านตา งๆ จะเขา ใจไดม ากขึ้นถา หากลองใชและทดลองทาํ การทดลองดู รูปที่ 7.7 a) ตารางความจริง b) ไดอะแกรม ของ clock R–S ฟลิปฟลอป7.3 ฟลิปฟลอปแบบ D (D-Flipflop) สัญลกั ษณท างลอจิกของ D ฟลปิ ฟลอป แสดงไดดังรปู ท่ี 7.9 a) โดยทางอินพตุ จะมี data input(D) และ clock input( CLK) สําหรบั เอาตพ ตุ จะมีสองคา คอื Q และ Q’ ตัว D ฟลปิ ฟลอป บางครั้งเรยี กวา delay filp-flop คอื คําวา “delay” จะเกีย่ วของกับขอ มลู ถา มีอนิ พุต D เขา มาเปน (0 หรอื 1 )ขอมูลจะถูกหนว งเวลาไปอีกหนึง่ ลูกของสญั ญาณนาฬิกา จึงออกมาทางเอาตพุต Q ตารางความจริงของD ฟลิปฟลอปแสดงไวใ นรปู 7.9 b) จะสงั เกตเห็นวา เอาตพตุ Q จะมคี าตามอินพุตหลงั จากมี clockpulse เขามาหนึ่งลกู (เขียนเปน Qn+1 ) 175

ตัว D ฟลปิ ฟลอปสามารถสรางจาก clock R-S ฟลปิ ฟลอปได โดยการเพ่มิ อินเวอรเ ตอรเ ขา ไปทางอนิ พุต ดงั แสดงในรปู ที่ 7.10 สําหรบั D ฟลปิ ฟลอป คือ PR (preset) และ CLR (clear) ขาPS อินพุตจะเปน ตัวเซตเอาตพตุ Q ใหเ ปน 1 ถาอนี าเบลิ ดวยลอจิก 0 สาํ หรับขา CLR อนิ พุต จะใชเ คลียรเ อาตพตุQ ใหเ ปน 0 ถา อีนาเบิลดว ยลอจกิ 0 ขาอินพุต RS และ CLR เราจะไมใชก ไ็ ดถ าหากตอ งการใช D ฟลิปฟลอปในลักษณะรูปท่ี 7.9 รูปท่ี 7.9 a) สัญลกั ษณทางลอจกิ b) ความจริงของ D ฟลปิ ฟลอป รายละเอยี ดตารงความจริงของไอซี 7474 TTL D ฟลปิ ฟลอป แสดงในรูปท่ี 7.11 b) ขา PS และCLR จะเปน Asynchronous อินพุตทใี่ ชควบคุม D ฟลิปฟลอปใหม ดงั แสดงในสามบรรทดั แรกของตารางความจริง ซ่งึ ขณะน้นั ขา synchronous อินพตุ ( Dและ CLD ) จะใชเคร่อื งหมาย “ x” ในตารางความจริง ซ่ึงหมายความวามคี าเปนอะไรก็ได เพราะจะทาํ ใหเอาตพ ตุ Q และ Q มีคาเทากนั สําหรับสองบรรทัดสุดทาย ของตารางความจรงิ จะเปน การใชงานในโหมด Synchronous โดยให PS และ CLR เปนลอจกิ “1” พรอ มกนั รูปที่ 7.10 สรา งD ฟลิปฟลอป จาก clock R-S ฟลปิ ฟลอป 176

รปู ท่ี 7.11 a) สญั ลกั ษณท างลอจกิ b) ตารงความจริงของไอซี 7474 TTL D ฟลิปฟลอป เมื่อมี clock pulse อินพุตเขามา จะเปน ตัวสงขอมูลอนิ พุต D ออกไปทางเอาตพุต Q การใชงานแบบน้ีเรยี กวา synchronous operation นอกจากนใี้ หสังเกตวา ตวั D จะสงขอมลู จากอินพตุ Dไปยงั เอาตพตุ Q เมื่อ clock pulse เปลยี่ นจาก Low เปน High หรือขอบขาขึน้ ตวั D ฟลปิ ฟลอป นิยมนาํ ไปสรางเปน หนว ยความจําชว่ั คราว นอกจากนี้ยังนิยมนาํ ไปประกอบเปน shift register และ storage register ซ่ึงเปน อุปกรณทีส่ าํ คญั ในงานระบบดิจติ อล ถึงตรงนเี้ ราทบทวนวา D ฟลปิ ฟลอป จะเปน ตวั delay ขอมูลของเอาตพตุ Q เมอ่ื มอี ุปกรณืที่สําคญั ในงานระบบดจิ ติ อล ถึงตรงนเี้ ราทบทวนวา D ฟลิปฟลอป จะเปนตวั delay ขอ มลู ของเอาตพ ตุ Q เมอื่ มี clockpulse เขา มาหนึ่งลูกเรยี กวา delay flip-flop ตวั D ฟลปิ ฟลอปบางครัง้ เรียก data หรอื D-typelatches ตวั D ฟลปิ ฟลอปจะมีสรา งเปน ไอซีทงั้ ชนดิ TTL และ CMOS เชน 74HC74, 74AC74,74HC273, 74AC273 4013 และ 40174 นอกจากนยี้ งั มีชนดิ อื่นอกี มากมาย 177

7.4 ฟลิปฟลอปแบบ J –K (JK Flipflop) ตวั J-K ฟลปิ ฟลอป ( J–K Flip – Flop ) เปนอุปกรณท ส่ี ามารถใชงานไดหลากหลายจนมีชอ่ืเรียกวา “universal” flip-flop” สามารถใชท ํางานแทนฟลปิ ฟลอปแบบอ่ืนๆได สัญลักษณทางลอจกิของ J-K ฟลิปฟลอป แสดงไดในรูปที่ 7.13 a) โดยขอ มูลอนิ พตุ จะมชี อ่ื เปน j และ k โดยมีขา CLK เปนclock อินพตุ เอาตพ ุตจะมีสองตวั คอื Q และ Q ตารางความจริงของ J และ K ฟลิปฟลอป แสดงไดดงัรปู 7.13 b) เม่ือขาอินพตุ J และ K เปนลอจกิ “0” ตัวฟลปิ ฟลอปจะทาํ งานเปน hold mode โดยขอ มลูทางเอาตพ ุตจะไมม ีผลทาํ ใหเอาตพ ตุ เปลย่ี นแปลง รปู ท่ี 7.13 a) สญั ลกั ษณท างลอจิก b) ตารางความจรงิ ของ J-K ฟลิปฟลอป บรรทัดที่ 2 และ 3 ของตารางความจรงิ แสดงเงอื่ นไขเซ็ตและรีเซ็ต ของเอาตพ ุต Q สาํ หรบับรรทดั ที่ 4 จะเปน การใช J–K ฟลปิ ฟลอปแบบ toggle เมอื่ อนิ พุตของ J และ K เปน 1 เมื่อมีอินพุตเขามา เอาตพ ตุ จะมีคา กลับไปกลบั มาคือ เปน off –on-off-on ไปเรื่อยๆ ในลักษณะสวติ ซเรียกวา การทํางานแบบ toggle สญั ลกั ษณท างลอจิกเชงิ การคาของไอซเี บอร 7476 TTL J-K ฟลิปฟลอป แสดงไดดงั รูป 7.14 a)โดยจะเพ่ิมอินพตุ Asynchronous เขาไปอกี สองตัว (PS และ CLR) จากทเ่ี ดิมคือ J,K และ CLK อนิ พุต 178

สาํ หรบั เอาตพุตจะมีคา สองคาคือ Q และ Q ตารางความจรงิ ของ 7476 J-K ฟลิปฟลอป แสดงไดด งั รูป7.14 b) การทํางานแบบ Asynchronous แสดงไดด งั สามบรรทดั แรกของตารางความจริง โดยขาSynchronous อนิ พุตจะเปน อะไรกไ็ ด ในตารางความจริงจะใชเคร่ืองหมาย “ X” กํากบั ไวใ นคอลมั น J,Kและ CLK รปู ที่ 7.14 a) สัญลกั ษณทางลอจกิ เ b) ตารางความจริง ของไอซเี บอร 7476 TTL J-K ฟลปิ ฟลอป 179

รูปท่ี 7.15 a) สญั ลักษณทางลอจกิ เ b) ตารางความจริงของไอซี TTL เบอร 74LS112 J-K ฟลิปฟลอป ถาใหข า Asynchronous อนิ พุต ( PS และ CLR ) มคี า เปน “1” ทง้ั คู และใหอ ินพตุSynchronous ทํางาน จะแสดงไดดงั 4 บรรทดั ลางของตารางความจริงในรูปท่ี 7.14 b) ซงึ่ จะมีการทํางานในโหมด hold reset, set และ toggle สําหรบั ไอซี 7476 J-K ฟลิปฟลอป เบอรน ้ใี นขอ มลู ทางอินพตุ J และ K จะถูกสง ไปทางเอาตพ ตุ กต็ อ เมือ่ มี Pulse เขามา ตัว J–K ฟลิปฟลอปจะนยิ มใชมากในวงจรดิจิตอล โดยจะใชมากเปน พิเศษในวงจร counters ถึงตรงน้เี ราสรปุ ไดวา ตัว J-K ฟลิปฟลอปจะเปน “universal” ฟลิปฟลอป ถา หากให J-K ฟลิปฟลอปทาํ งานเปน toggle mode เราเรียกวา T flip-flop ตวั J-K ฟลิปฟลอป จะมที ั้งแบบ TTL และ CMOSไดแ กเบอร 74HC76,74AC109 4027 เปน ตน 180

7.5 ไอซีแลตซ ( IC LATCHES) พจิ ารณาไดอะแกรม ของระบบดจิ ติ อลในรูปท่ี 7.16 a ) ถาหากกดเลข7 จากคยี บ อรด ตวั เลข7จะปรากฏ บนหลอด LED เจด็ สวน แตเมื่อปลอ ยจากการกดเลข 7 แลว เลข 7 ท่ีแสดงผลบน LED เจด็ สวนจะหายไป เราอาจใชอปุ กรณห นว ยความจํา ( memory device) มาเกบ็ คา รหัส BCD ของเลข 7 จากอินพตุ เอาไวกอน กอนสงใหว งจรถอดรหัส หนว ยความจาํ สวนนีจ้ ะทําหนา ที่คงคาขอ มูลไว เรียกวา แลตซดังนน้ั เราจะเพิ่มตวั แลตซแบบ 4 บิดเขาไป จะไดระบบดงั รูปท่ี 7.16 b) ดังนน้ั ถาเรากดแปน พมิ พโ ดยการกดแลว ปลอ ย (pressed and released) ตวั เลข 7 ท่ีแสดงบน LED แบบ 7 สว นกย็ ังคงแสดงอยู รูป7.16 ระบบอิเลก็ ทรอนิกส encoder/decoder ตวั แลตซ จะเปน อปุ กรณท่ีเก็บขอ มูลในระบบดิจิตอล ซึง่ ในตัวอยางตอ ไปจะให D ฟลิปฟลอปเปนอปุ กรณ latch ขอ มูล นอกจากนี้ฟลปิ ฟลอปแบบอื่นๆก็สามารถใชแ ลตซข อ มลู ไดเชน กนั ในปจจบุ ันมีการสรางไอซีแลตซขอ มูลไดออกมาหลายเบอร เชนในรูป 7.17 a) จะเปน ไดอะแกรมของ 7475 TTLfour-bit transparent latch ซึง่ จะบรรจุตวั D ฟลปิ ฟลอปเอาไว 4 ตัว ภายในไอซี โดย D จะเปนอนิ พุตของ D ฟลปิ ฟลอปตัวแรก และเอาตพตุ จะเปน Q โดยมี Q เปนคาคอมพลีเมนตของ Q โดยเราสามารถอีนาเบิ้ลใหทาํ งานไดท ี่ ขาอนี าเบ้ลิ อนิ พตุ ทําใหขอมูลจาก D และ D สง ไปทเี่ อาตพ ตุ Q และ Q ตามลําดบั ตารางความจริงของไอซแ ลตซ 7475 แสดงไดด งั รปู 7.17b) ถา อีนาเบิล้ อินพตุ ดวยลอจกิ 1ขอ มูลจะถูกสง ไปทีเ่ อาตพ ตุ เราเรียกวา เปน การทาํ งานในโหมด data-enabled ซง่ึ ขอมลู เอาตพ ุต Q จะเปน ไปตามอินพุต D สว นบรรทดั สุดทา ยของตารางความจรงิ เมอ่ื ขาอีนาเบิ้ลกลับเปนลอจิก “0” ตัวไอซี7475 จะทาํ งานในโหมด data-latched ซง่ึ ขอ มูลเอาตพุตของ Q จะไมเปลี่ยนแปลงแมว า ขาอนิ พตุ D จะเปลีย่ นไป ตวั ไอซี 7475 นี้เรียกวา transparent latch เพราะวา ถาขาอนี าเบล้ิ อนิ พุตเปน High เอาตพุต 181

Q จะเปน ไปตามอนิ พุต D โดยขาอนี าเบิ้ล จะเปนตัวควบคมุ D และ D สวนขา E จะเปนตวั ควบคุม Dและ D ของฟลิปฟลอป รูปท่ี 7.17 ลกั ษณะทางการคา ของ IC TTL เบอร 7475 4 bits Transparent latch การใชงานฟลปิ ฟลอปโดยทั่วไปมกั ใชในการ hold หรอื latch ขอมูล จงึ มันเรยี กฟลิปฟลอปวาแลตซ นอกจากน้ีฟลปิ ฟลอปยงั ถูกใชในงานอื่นๆ เชน counter,shift registers, delay units และfrequency dividers ไอซีแลตซป ระเภท CMOS ไดแกเ บอร 4042, 4099, 74HC75 และ 74HC373 ตัวแลตซบ างครั้งจะประกอบอยูในไอซอี ื่นๆดว ยเชน 4511 และ 4543 ซึง่ เปน BCD – to –sevenlatch/decoder/driver chips ซึง่ ไดอ ธิบายไวแ ลวในบทท่ี 67.6 การกระตุน TRIGGERING FLIP-FLOP เราไดรจู กั การทํางานของฟลิปฟลอปแบบ Synchronous และ Asynchronous มาแลว การใชงานฟลปิ ฟลอปแบบ Synchronous จะตอ งมีสญั ญาณ clock อินพตุ มาเก่ียวของดวย นอกจากนเ้ี รายังไดศึกษาการทาํ งานโดยใช clock ของ clocked R-S filp-flop, D flip-flop มาแลว การใชงานไอซีตา งๆจะมีการสรา งคูมอื ออกมาดว ย การใชงาน Synchronous ฟลิปฟลอปโดยการทรกิ เรียกวา (edge-triggered) หรือง master/slave ในรูปที่ 7.18 จะแสดงการกระตนุ ฟลปิ ฟลอปดว ยขอบสัญญาณนาฬกิ าสองแบบใหฟลิปฟลอปทํางานแบบ toggle โดยการทรกิ แบบขอบขาขึน้ (positive edge) ซ่ึงจะทริกเม่ือ 182

ขอบของสญั ญาณนาฬิกาเปลีย่ นจาก 0 เปน 1 และการทรกิ แบบขอบขาลง( negative edge ) ซง่ึ จะทริกเม่อื ขอบของนาฬิกาเปลี่ยนจาก 1 เปน 0 พจิ ารณา clock pulse ลูกแรก การทํางานแบบขอบขาขึ้นรปู คลน่ื รปู ทสี่ องจะแสดงการทาํ งานแบบ toggle ซ่งึ จะเห็นวา สัญญาณเอาตพตุ จะเปล่ียนกลับไปหลบั มาเมอื่ ขอบของขาขึ้นของสญั ญาณนาฬกิ าเขา มาดู สําหรบั ของขอบขาลงของ pluse ลกู แรกเอาตพตุ จะแสดงเปน รปู คลนื่ ไดด ังรูปขา งลาง ซ่ึงจะเห็นวา เอาตพตุ จะมีสัญญาณกลับไปกลบั มาทกุ ๆครัง้ เมอ่ื สญั ญาณเปนขอบขาลงการทํางานของฟลิปฟลอปท่ีทํางานโดยการกระตุนแบบขอบขาขน้ึ หรือขอบขาลงเปน สิ่งสําคญัในการออกแบบวงจรดิจติ อล รูปท่ี 7.18 รปู ที่ 7.19 183

ประเภทของการทรกิ ฟลิปฟลอป สามารถแสดงโดยเขียนเปน สญั ญาณได โดยสญั ญาณทางลอจิกของ D ฟลปิ ฟลอปทีท่ รกิ ดว ยขอบขาขึ้น แสดงไดใ นรูป ที่ 7.19 a) ซ่ึงเจะเขียนเครอ่ื งหมาย >เอาไวหนา clock อนิ พุตสญั ญาณ > น้บี อกวาขอ มูลจะถูกสงไปทเี่ อาตพตุ เม่ือมขี อบของ pluse เขามาสําหรบั รปู ท่ี 7.19 b) จะเปนสัญญาณทางลอจิก D ฟลปิ ฟลอปที่กระตนุ ดวยขอบขาลง โดยเพม่ิอนิ เวอรเ ตอรไปทอี่ ินพตุ สําหรับรปู ที่7.19 c) จะไมม เี ครื่องหมาย > ซงึ่ เปน D latch โดยเอาตพุต Q จะเปนไปตามอนิ พตุ D ถา ขาอีนาเบ้ิล เปน High และขอมลู จะถูกแลตซถาขาอนี าเบิ้ลเปน Low ไอซีบางเบอรจ ะเขียน G แทน E ซึง่ ก็เปน D latch เหมอื นกัน การทริกฟลิปฟลอปอกี แบบหน่ึงคือ ประเภท master/slave ฟลปิ ฟลอปแบบ J-Kmaster/slave จะใชสญั ญาณ pulse ทั้งลกู ในการทรกิ แสดงไดดงั รปู ที่ 7.20 พิจารณาการทรกิmaster/slave ฟลปิ ฟลอป โดยดู pulse ลกู แรกซ่งึ แสดงตําแหนง ตางๆ จาก a ถงึ b บนรปู คลื่น การกระทําตางๆทเี่ กดิ ข้ึนบน master/slave ฟลปิ ฟลอปทีจ่ ุดตา งๆเปนดังนี้ รปู ที่ 7.20ตําแหนง a จะแยกอนิ พตุ ออกจากเอาตพ ุตตาํ แหนง b จะอานขอมูลจากอินพตุ J และ K เขามาตําแหนง c จะ disable อินพุต J และ Kตาํ แหนง d จะสงขอ มลู จาก อินพตุ สเู อาตพตุ สาํ หรบั master/slave ฟลปิ ฟลอปในรูป 7.20 เมื่อ pluse ลูกท่ีสองเขา มา จุด f จะเปน จุดทีส่ งขอ มลู ออก ซง่ึ ทําใหเ อาตพุตเปน ลอจิก 0 สาํ หรบั จุด e จะมีผลใดๆกับเอาตพ ุต7.7 SCHMITT TRIGGER ในวงจรดจิ ติ อล ถาหากมสี ัญญาณเปนรูปคล่ืนจะตองมลี ัษณะเปน รปู คลื่นส่ีเหลีย่ ม ถาหากเรามีคล่นืทมี่ ีรปู รา งไมเ หมาะสม ดังรูปท่ี 7.21 เขา ไปในอินเวอรเ ตอร เอาตพตุ ทอี่ อกมาจะเปน สญั ญาณท่ีมีรปู รางท่ดี ีเราเรียกอินเวอรเ ตอรต ัวนี้วา วมิตตทรกิ เกอร (schmitt trigger) สญั ญาณท่เี ขา ไปทางซาย ถาหาก 184

นําไปใชกบั ระบบดิจิตอล เราอาจเช่ือไมไ ดว าระบบทํางานไดถกู ตอ งเราตอ งแตงรปู สญั ญาณใหเรยี บเสียกอน ในรูปที่ 7.21 ชมติ ตทรกิ เกอร จะทําการแตงรปู สัญญาณเรยี กวา signal conditioning รูปท่ี 7.21 การแตงรปู สัญญาณดว ยอินเวอรเตอร รูปที่ 7.227.8 สัญลักษณทางลอจกิ แบบ IEEE สญั ลกั ษณท างลอจกิ ของฟลปิ ฟลอปที่ไดศกึ ษามาแลว จะเปนสญั ญาณแบบ traditional ซง่ึ จะใชในงานอิเล็กทรอนกิ สทัว่ ๆไป สําหรับในคมู อื ของไอซี จะมีสัญลกั ษณท่ีเปนแบบ traditional และแบบIEEE 185

ในตารางรปู ท่ี 7.23 จะเปน สญั ลักษณแ บบ traditional ของฟลปิ ฟลอป และแลตซ โดยคอลมั นทางขวาจะเปน สญั ลัษณแบบ IEEE สัญลักษณแบบ IEEE ทกุ ตัวจะเปนส่เี หลี่ยม และมีเบอรของอปุ กรณเขยี นเอาไวด า นบนโดยเฉพาะอนิ พตุ จะเขาทางซาย และเอาตพ ตุ จะออกทางดา นขวา สญั ลษั ณแ บบ IEEE ของ 7447 D ฟลปิ ฟลอป อินพุตจะมีสค่ี าทลี าเบลคือ “S” (set) “>c1”(positive edge trigger) “1D” (data input) “R” (reset) นอกจากน้ีจะเหน็ วาทางอินพุต S และ R จะมีสามเหลีย่ มเล็กๆ อยูหมายความวาจะแอคทฟี low สาํ หรบั เอาตพตุ ทางดา นขวาของส่เี หลย่ี ม ถาเขยี นเปน Q หมายความวาแอคทีฟ Low พจิ ารณาสัญลกั ษณแบบ IEEE ของไอซี 7476 ซึง่ เปน master-slave J-K ฟลิปฟลอปสองตัว ในรูปท่ี 7.23 อินพุตท่เี ขียนอยูใ นส่ีเหลย่ี มจะมเี ครอ่ื งหมายใกลๆ กบั เอาตพตุจากสญั ลักษณทางลอจกิ แบบ IEEE ของไอซี 7476 จะเห็นวา มีสัญลกั ษณแอคทฟี low สองสว นคืออนิ พุต ( S และ R) และเอาตพุตหน่ึงตวั เครื่องหมายทบ่ี อกวาแอคทีฟ Low ทางอนิ พตุ และเอาตพ ุตจะใชส ามเหลี่ยมเลก็ ๆเปนตัวบอก สําหรับสัญลักษณท างลอจิกแบบ IEEE ของไอซี 7475 ซง่ึ เปน 4- bit transparent latch แสดงไดดังรูปท่ี7.23 จะเห็นวา แบงเปนสเ่ี หล่ียมเล็กๆ ดว ยเชน กัน รูปที่ 7.23 สัญลกั ษณแ บบ traditional และแบบ IEEE ของ 7447 D ฟลิปฟลอป 186

แบบฝก หัดทายบท7.1 จงวาดผงั สภาวะ และ เขียนสมการคุณลกั ษณะของวงจรทอ่ี ยใู นรูป 7.24 รูป 7.247.2 จงวาดตารางกระตุนของวงจรแลตชในรูปที่ P7.5 และเขียนบรรยายการทาํ งานโดยสังเขป รูปที่ 7.257.3 วงจรท่ีใหในรูปที่ P7.6a เปนวงจรแลตชใชหรือไม ? จงอธิบาย และ ถาหากใช จงเติมตารางในรูปที่7.26b ใหส มบูรณ แลว อธิบายวา วงจรท่ใี หมาสามารถใชแทน Gated SR แลตช ไดหรอื ไม? A B C Q Q* Mode 0 0 0 0 0 No Change 0 0 0 1 1 No Change(a) (b) รปู ท่ี 7.267.4 จงวาดผงั สภาวะของ D ฟลปิ ฟลอป, SR ฟลิปฟลอป, T ฟลิปฟลอป และ JK ฟลปิ ฟลอป(a) D ฟลปิ ฟลอป (b) SR ฟลิปฟลอป(c) T ฟลปิ ฟลอป (d) JK ฟลปิ ฟลอป 187

7.5 จาก JK ฟลิปฟลอปในรูปที่ 7.27a จงเตมิ แผนภาพเวลาในรูปท่ี 7.27b ใหสมบูรณ รูปที่ 7.277.6 จาก SR ฟลิปฟลอปในรูปที่ 7.28a จงเติมแผนภาพเวลาในรูปที่ 7.28b ใหสมบูรณ ใหสังเกตวาตัวฟลิปฟลอปจะทํางานที่สัญญาณนาฬิกาขอบขาข้ึน ซ่ึงภายในแผนภาพเวลามีกรณีท่ี S=R=1 เกิดขึ้น 2 คร้งัจงอธบิ ายวา กรณดี ังกลา วจะทาํ ใหว งจรทํางานผดิ พลาดไดหรอื ไม เพราะเหตใุ ด? รปู ท่ี 7.28 188

7.7 จงวาดแผนภาพสัญญาณ Q และ Q ของ SN7476 JK ฟลิปฟลอป เม่ือปอนสัญญาณท่ีแสดงในรูปท่ีP7.11 เขาไป รปู ท่ี 7.297.8 เพราะเหตใุ ดอินพุต S=R=1 จงึ ทาํ ให SR แลตชอ ยใู นสภาวะไมเสถยี ร (Unstable)7.9 จงอธิบายวา อุปกรณตอไปนีม้ ีวิธีการแกปญหา S=R=1 ของ SR แลตชที่มีอยูในอุปกรณแตะละตัวไดอยางไร (a) D แลตช (b) JK ฟลิปฟลอป (c) T ฟลิปฟลอป7.10 จากวงจรในรปู ที่ P7.17 ซ่ึงเปนวงจรของ JK ฟลิปฟลอป ในกรณีที่ J=K=C=1 จะทําใหวงจรทํางานผิดพลาดหรือไม จงอธิบาย และ ถาหากสามารถเกิดความผิดพลาดได จะมีวิธีการปองกันหรือแกไขไดอยางไร รูปท่ี 7.307.11 จงออกแบบ มาสเตอร-สเลฟ JK ฟลิปฟลอป ท่ีมีสัญญาณ PRE และ CLR แบบไมเขาจังหวะ โดยใชNOR เกตเทานั้น7.12 จงอธิบายความแตกตางของเอาตพุตระหวาง D แลตช และ มาสเตอร-สเลฟ D ฟลปิ ฟลอป7.13 ทาํ ไมเมือ่ มองมาสเตอร-สเลฟฟลปิ ฟลอปจากภายนอกแลว มันจึงเหมือนกับฟลิปฟลอปชนดิ ทาํ งานท่ีขอบสัญญาณนาฬกิ า 189

7.14 จงใชวงจร D ฟลิปฟลอปแบบปราศจากฮารซารดใน SN74116 เพื่อออกแบบมาสเตอร-สเลฟ Dฟลิปฟลอปทม่ี สี ัญญาณ PRE และ CLR7.15 เพราะเหตุใด วงจรของ SN7474 D ฟลปิ ฟลอปในรปู ที่ 7.28a จงึ ทาํ งานท่ขี อบสญั ญาณนาฬิกา7.16 จากวงจร SN7476 JK ฟลิปฟลอปในรูปท่ี 7.27 จึงเรียกสัญญาณ PRE และ CLR วาสัญญาณอนิ พุตแบบไมเ ขา จงั หวะ (asynchronous input) และ เรยี กสญั ญาณ J และ K วาสัญญาณอินพตุ แบบเขาจงั หวะ (synchronous input)7.17 ทําอยางไรจงึ จะสามารถใช D ฟลปิ ฟลอปแทน T ฟลปิ ฟลอปได จงวาดวงจรประกอบคาํ อธิบาย7.18 จงสราง D ฟลิปฟลอปจาก JK ฟลปิ ฟลอป โดยไมต องใชเกตเพิม่7.19 วงจรในรูปท่ี 7.31 เปน วงจรที่สามารถทํางานเปน JK ฟลิปฟลอป หรอื D ฟลิปฟลอป กไ็ ดโดยการตง้ัสวิตช SW1 และ SW2 จงอธิบายการทํางานของวงจรดังกลาวและอธิบายวิธีการต้ังคาเพื่อเลือกใหวงจรทาํ งานเปนฟลปิ ฟลอปแตล ะประเภท ทงั้ D ฟลปิ ฟลอป และ JK ฟลปิ ฟลอป รปู ที่ 7.31 190