เอกสารประกอบการสอนวิชาดิจิทัลอิเล็กทรอนิกส์

221 8.5.3 มาสเตอร-สเลฟ เจเค ฟลิปฟลอป (Master-Slave J-K Flip Flop) เจเค ฟลิปฟลอปท่ีนิยมใชอีกชนิดหน่ึงไดแก เจ เค ฟลลิบฟลอบแบบ มาสเตอร-สเลฟ(Master-Slave : M/S) โครงสรางภายในจะประกอบดวย เจ เค ฟลิปฟลอป 2 ตัว โดยฟลิปฟลอปตวัแรกทําหนาท่ีเปนมาสเตอร ท่ีทํางานท่ีสัญญาณนาฬิกาขอบขาขึ้น สวนฟลิปฟลอปตัวที่ 2 ทําหนาท่ีเปน สเลฟ ท่ีทํางานท่ีสญั ญาณนาฬิกาขอบขาลง ภาพท่ี 8.15 (ก) บล็อกไดอะแกรมมาสเตอร– สเลฟ เจเค ฟลิปฟลอป และ (ข) สญั ลกั ษณของมาสเตอร–สเลฟ เจเค ฟลปิ ฟลอป จากภาพที่ 8.15 จะพบวาใชเจ เค ฟลิปฟลอป 2 ตัว ทําหนาที่เปนมาสเตอร และสเลฟ ท่ีสัญญาณนาฬิกาขอบขาขึ้น เจ เค ฟลิปฟลอปท่ีทําหนาท่ีเปนมาสเตอรจะทํางานโดยรับขอมูลท่ีอินพตุเจ และ เค เขาไป ขณะที่ เจ เค ฟลิปฟลอปที่ทําหนาท่ีเปนสเลฟจะยังไมทํางานเมื่อสัญญาณนาฬิกาเปล่ียนสภาวะเปนขอบขาลง เจ เค ฟลิปฟลอปที่ทําหนาที่เปนมาสเตอรจะไมทํางาน แต เจ เค ฟลิปฟลอปที่ทาํ หนาท่เี ปน สเลฟจะทาํ งาน รับสญั ญาณทีอ่ นิ พตุ ใหไ ปปรากฏท่ีเอาตพตุ ตามคุณสมบัตขิ อง เจเค ฟลิปฟลอป เพื่อใหเห็นภาพชัดเจนย่ิงขึ้นจะยกตัวอยาง มาสเตอร-สเลฟ ฟลิปฟลอปชนิดกระตุนดวยสัญญาณนาฬิกาขอบขาข้นึ หรือสัญญาณพัลสบวก เพือ่ ใหง า ยตอ ความเขาใจดังภาพที่ 8.16

222 ภาพที่ 8.16 โครงสรางภายในของ มาสเตอร- สเลฟ ฟลปิ ฟลอป จากภาพที่ 8.16 เม่ือสัญญาณนาฬิกาเปนลอจิก “1” แอนดเกต 1 และ 2 จะถูกอีนาเบิลใหทํางานผานสัญญาณจากอินพุต เจ และเค เขาไปยัง J1 และ K1 ของมาสเตอร ที่เอาตพตุ ของมาสเตอรก็จะไดผลลพั ธต ามคุณสมบตั ิของ เจ เค ฟลิปฟลอป ผลลัพธท ่เี อาตพ ุตของมาสเตอรจ ะไมส ามารถผานไปอินพุต J2 และ K2 ไดเน่ืองจากแอนเกต 3 และ 4 ยังไมถูกอีนาเบิล ขณะท่ีสัญญาณนาฬิกาเปนลอจิก “1” เมื่อผานน็อตเกต ก็จะไดเปน “0” เขาที่อินพุตขาหนึ่งของแอนดเกต 3 และ 4 จึงทําใหเอาตพุตของแอนดเกต 3 และ 4 เปนลอจิก “0” ไมวาอินพุตอีกขาหนึ่งจะเปนอะไรก็ตาม เมื่อสัญญาณนาฬิกาเปล่ยี นสภาวะเปนลอจกิ “0” แอนดเกต 1 และ 2 จะไมถกู อนี าเบลิ สวนแอนดเ กต 3และ 4 จะถูกอีนาเบิล ขอมูลที่เอาตพุตของมาสเตอรฟลิปฟลอปจะผานแอนดเกต 3 และ 4 ไปยังอินพุต J2 และ K2 ของ สเลฟ ฟลิปฟลอปได ท่ีเอาตพุตของสเลฟก็จะไดผลลัพธตามคุณสมบัติของ เจเค ฟลิปฟลอปนั่นเอง ความสัมฟนธระหวางสัญญาณนาฬิกากับการทํางานของมาสเตอร-สเลฟฟลิปฟลอป สามารถแสดงไดด ังภาพท่ี 8.17 และ 8.18 ตามลําดบั ภาพที่ 8.17 การรับสงขอ มลู ผา นมาสเตอร-สเลฟ ฟลิปฟลอปตามการใหสญั ญาณนาฬิกา

223 ภาพท่ี 8.18 ไดอะแกรมเวลาของ มาสเตอร - สเลฟ ฟลิปฟลอปขอเสียของ มาสเตอร-สเลฟ ฟลิปฟลอป ก็คือขา J และ K จะมีผลกับ มาสเตอร ตลอดเวลาขณะท่ีสัญญาณนาฬิกาเปนชวงของคา 1 ดังนั้นในชวงน้ี สัญญาณท่ีขา J และ K ตองคงที่ถาสัญญาณที่ขา Jและ K เกิดการเปล่ียนแปลงขณะที่สัญญาณนาฬิกาเปนชวงของคา 1 จะทําใหฟลิปฟลอปทํางานผิดพลาดได เพื่อแกไขปญหานี้จึงไดมีการดัดแปลงเปนฟลิปฟลอปแบบ Master/Slave with DataLockout ซึ่งฟลปิ ฟลอปชนดิ นจ้ี ะออกแบบใหขา J และ K มีผลกับ มาสเตอร ในชว งเวลาสั้น ๆ เทา นน้ั(ประมาณ 20-30 นาโนวินาที) นอกจากน้ันเอาตพุตของ มาสเตอร จะไมมีการเปล่ียนแปลงอีกถงึ แมส ัญญาณนาฬกิ าจะเปน ชวงของคา 1 ก็ตาม สัญลกั ษณของฟลปิ ฟลอปชนิดน้แี สดงไดดังภาพท่ี 8.19 ภาพที่ 8.19 สัญลกั ษณของมาสเตอร– สเลฟ เจเค ฟลปิ ฟลอปแบบดาตาลอ็ คเอาต

224 8.5.4 ที ฟลิปฟลอป (T Flip Flop) ที ฟลิปฟลอป เปนฟลิปฟลอปที่มีสภาวะเอาตพุตเปล่ียนแปลงเปนตรงกันขามทุกคร้ังท่ีมีสัญญาณคลอกเขาไปกระตุน ตัวอยางเชน ถาเดิมเอาตพุต Q เปนลอจิก “0” เม่ือมีคลอกเขามากระตุน 1 ลูก เอาตพุต Q จะเปล่ียนเปน “1” และถาปอนคลอกเขาไปอีก 1 ลูกเอาตพุต Q ก็จะเปลีย่ นกลบั เปน “0” สว นเอาตพุต Q� จะมีสภาวะลอจิกตรงกนั ขามกบั Q ที ฟลปิ ฟลอปอาจมี อนิ พุตอินาเบลิ (EN) สําหรบั ควบคุมการทํางาน โดยถา ใหข า EN เปนคา1 ฟลิปฟลอปจะทํางานตามฟงกชันปกติของวงจร แตถาให EN เปนลอจิก 0 ฟลิปฟลอปจะหยุดทาํ งานหรืออยูใสภาวะ HOLD ที ฟลิปฟลอปน้ันมีทั้งแบบกระตุนดวยสัญญาณนาฬิกาแบบขอบขาขึ้นและแบบกระตุนดวยสัญญาณนาฬิกาแบบขอบขาลง ดังแสดงในภาพท่ี 8.20 โดยตารางความจริงเพื่ออธิบายฟงกชันการทํางานของ ที ฟลิปฟลอปสามารถอธิบายไดดังตารางท่ี 8.4 ท้ังนี้ เราสามารถใช อารเอส ฟลิปฟลอปหรอื เจเค ฟลิปฟลอป มาแปลงเปน ที ฟลิปฟลอปเพ่ือใชงานแทนกนั ไดด งั ภาพที่ 8.21 ภาพที่ 8.20 (ก) ที ฟลปิ ฟลอปทก่ี ระตนุ คลอ็ กท่ีขอบขาขึ้น และ (ข) ที ฟลิปฟลอปที่กระตนุ คล็อกท่ีขอบขาลงตารางที่ 8.4 แสดงตารางความจรงิ ของ ที ฟลปิ ฟลอป อนิ พุต เอาตพ ุต CLK ������������������������ ������������������������� Q� ������������+1 Q������������+1หมายเหตุ Q������������ คือเอาตพ ุต Q กอนทจ่ี ะปอ นสญั ญาณนาฬกิ า Q������������+1 คือเอาตพ ุต Q หลงั จากปอนสัญญาณนาฬิกาเขาไป 1 ลูก

225 ภาพที่ 8.21 (ก) ที ฟลปิ ฟลอปทดี่ ดั แปลงมาจาก อารเ อส ฟลปิ ฟลอป และ (ข) ที ฟลปิ ฟลอปทดี่ ดั แปลงมาจาก เจเค ฟลปิ ฟลอป จากภาพท่ี 8.21 เราสามารถใชอ ารเอส ฟลิปฟลอปมาแปลงเปน ที ฟลิปฟลอปไดโดยการนําคาที่เอาตพุต Q และ Q� ปอนกลับเขามาที่ขา R และ S ตามลําดับเพ่ือใหสถานะของเซ็ตและรีเซ็ตนั้นกลับไปกลับมาได โดยขึน้ อยกู บั สัญญาณนาฬิกาทร่ี บั เขา มาในวงจร ซ่ึงเปน ลักษณะการทาํ งานเดียวกันกับที ฟลิปฟลอป เชนเดียวกับสภาวะ Toggle ของ เจเค ฟลิปฟลอป ซึ่งมีลักษณะการทํางานเชนเดียวกับ ที ฟลิปฟลอป เมื่อเราใหคา 1 ทั้งขา J และ K จะทําให เจเค ฟลิปฟลอป อยูในสภาวะToggle ตลอดเวลาซึ่งเปนสภาวะการทาํ งานของที ฟลปิ ฟลอป 8.5.5 ดี ฟลปิ ฟลอป (D Flip Flop) ดี ฟลิปฟลอป เปนฟลิปฟลอปที่ใชในการเก็บหรือจดจําสภาวะลอจิกที่ปอนเขามาท่ีอินพุตใหคงอยูท่ีเอาตพุตจนกวาจะหยุดใหพลังงานไฟฟาแกระบบ หรือจนกวาจะปอนอินพุตตัวใหมเขามาซ่ึง ดี ฟลิปฟลอปน้ีเปนโครงสรา งเบ้ืองตนของหนวยความจําแบบสแตติกแรมน่ันเอง ซึ่งดี ฟลิปฟลอปนั้นมีทั้งแบบแบบกระตุนดวยสัญญาณนาฬิกาแบบขอบขาข้ึนและแบบกระตุนดวยสัญญาณนาฬิกาแบบขอบขาลง ดังแสดงในภาพท่ี 8.22 โดยตารางความจริงเพ่ืออธิบายฟงกชันการทํางานของดี ฟลิปฟลอปสามารถอธบิ ายไดดังตารางท่ี 8.5 เพ่ือความถูกตองในการใชงาน คาของอินพุต D จําเปนตองเสถียรท้ังกอน และหลังสัญญาณนาฬิกาเขามาเล็กนอย ซ่ึงชวงเวลาเหลานี้สามารถหาไดจากหนังสือคูมือวงจรรวม TTL ท่ัวไป โดยชวงเวลาท่ีอินพุตจะตองเสถียรกอนที่จะมีสัญญาณนาฬิกาเขามาเรียกวาเวลา Setup และ เวลาที่อินพตุ จําเปน ตองคา งไวหลงั จากท่สี ัญญาณนาฬกิ าเสถยี รเรียกวาเวลา Hold

226 ภาพท่ี 8.22 (ก) ดี ฟลิปฟลอปทีก่ ระตนุ คลอ็ กท่ีขอบขาขนึ้ และ (ข) ดี ฟลปิ ฟลอปทีก่ ระตนุ คล็อกที่ขอบขาลง เราสามารถใชอารเอส ฟลิปฟลอปมาแปลงเปน D ฟลิปฟลอปไดโดยการนําคาที่ขา R มาตอผานน็อตเกตเขาท่ีขา S เพ่ือทําใหคาอินพุตทั้งสองเปนคาเดียวกัน ซึ่งอินพุตดังกลาวจะเสมือนเปนสัญญาณจากขา D ของ ดี ฟลิปฟลอป จากน้ันเม่ือสัญญาณนาฬิกาที่ตรงประเภทของอารเอส ฟลิปฟลอปกระตุนเขา มา เอาตพตุ Q และ Q� จะใหค าสญั ญาณเหมือนเอาตพ ุตของ ดี ฟลปิ ฟลอป เชนเดียวกันกับ เจเค ฟลิปฟลอป ซ่ึงมีลักษณะการทํางานของสภาวะเซตกับรีเซตเหมือนกับอารเอส ฟลิปฟลอป จึงทําใหเราสามารถใช เจเค ฟลิปฟลอป มาตอสัญญาณในลักษณะเดียวกันกับอารเอส ฟลิปฟลอป เพื่อใชแ ทน ดี ฟลปิ ฟลอปได ดังแสดงในภาพท่ี 8.23 ภาพท่ี 8.23 (ก) ดี ฟลปิ ฟลอปที่ดัดแปลงมาจาก อารเ อส ฟลปิ ฟลอป และ (ข) ดี ฟลปิ ฟลอปทีด่ ัดแปลงมาจาก เจเค ฟลปิ ฟลอป

227ตารางท่ี 8.5 ตารางความจริงของ ดี ฟลิปฟลอป เอาตพุต อนิ พุต ������������������������ ������������������������� CLK D 01 0 1 10 ไมมี X Q� ������������+1 Q������������+1 สญั ญาณนาฬิกา วิธีการแกปญหาเร่อื งความไมเสถียรของอินพุตอีกวิธีหนึ่ง คือ การออกแบบวงจรใหมใหไวตอการเปลี่ยนแปลงของสัญญาณนาฬิกา จากเดิมที่ตัวฟลิปฟลอปจะเปดรับอินพุตตลอดเวลาเม่ือสัญญาณควบคุมอยูในระดับท่ีกําหนด (อาจจะเปน ‘0’ หรือ ‘1’) ใหเปล่ียนมารับอินพุตชวงในชวงเวลาส้ันๆเม่ือสัญญาณนาฬิกามีการเปล่ียนแปลงแทน ซึ่งฟลิปฟลอปอาจจะทํางานท่ีสัญญาณนาฬกิ าขอบขาข้นึ หรอื ทํางานท่สี ญั ญาณนาฬิกาขอบขาลงสรุป ในบทนี้เราไดศึกษารายละเอียดเกี่ยวกับวงจรเชิงลําดับ ซ่ึงมีทั้งวงจรแบบซิงโครนัสและวงจรแบบอะซงิ โครนัส โดยวงจรซิงโครนัสจะเปล่ยี นคาสถานะของหนวยความจําเมื่อเกิดขอบของสัญญาณนาฬิกาเทาน้ัน ซึ่งเปนขอดีเพราะงายตอการวิเคราะหและออกแบบเน่ืองจากคาของสถานะสามารถแบงออกเปนชวงเวลาไดและวงจรมีความเสถียรสูง แบบจําลองของวงจรลําดับแบบประสานเวลามี 2ประเภท คือ แบบจําลองมัวรและแบบจําลองมีลลี วงจรพื้นฐานท่ีสําคัญของวงจรเชิงลําดับคือฟลิปฟลอป เพราะเปนอุปกรณสําคัญที่ทําหนาที่เก็บสถานะหรือหนวยความจําของวงจร โดยวงจรเหลานี้จะเก็บรักษาคาฐานสองในวงจรไดตราบเทาท่ียังมีการจายพลังงานไฟฟาในวงจร ฟลิปฟลอปสวนมากที่มีการใชคือ เจเค ฟลิปฟลอป และ ดี ฟลิปฟลอป สวน อารเอส ฟลิปฟลอปนั้น ไมเปนที่นิยมเพราะสามารถใช เจเค ฟลิปฟลอปแทนไดเนื่องจากการทํางานของ เจเค ฟลิปฟลอปน้ันเหมอื นกับ อารเ อส ฟลิปฟลอปอยแู ลว และยงั รองรับกรณีท่ี อารเอส ฟลิปฟลอปไมส ามารถรองรับไดอีกดวย นั่นคือกรณีที่ J=K=‘1’ ซ่ึงหมายถึงการสั่งให เจเค ฟลิปฟลอปทํางานแบบสลับคา (Toggle)ในบทตอ ไปเราจะศกึ ษาวงจรเชงิ ลําดบั แบบซิงโครนสั และวงจรอะซิงโครนสั ในรปู แบบของวงจรนับ

228แบบฝกหดั ทา ยบท8.1 จงวาดแผนภาพสภาวะและเขียนสมการคุณลักษณะของวงจรตอไปนี้8.2 จงเติมสภาววะเอาตพ ุตของฟลปิ ฟลอปตอ ไปน้ใี หส มบูรณ8.3 จงเติมแผนภาพทางเวลาของเอาตพ ุตของฟลปิ ฟลอปตอไปน้ีใหส มบรู ณ8.4 จงแสดงวิธีการสราง ดี ฟลิปฟลอป และ ที ฟลิปฟลอป จาก เจเค ฟลิปฟลอป พรอมแสดงตารางสภาวะ

229 เอกสารอา งองิเฉลมิ พล นํ้าคา ง. (2543). หลกั ดจิ ิตอลและการใชง าน. กรุงเทพมหานคร: ศนู ยส ื่อเสริมกรุงเทพ.มงคล ทองสงคราม. (2540). ดจิ ิตอลเบอื้ งตน . กรุงเทพมหานคร: หา งหนุ สว นจาํ กัดวิเจพริ้นตง้ิ .Charles H. Roth. (2003). Fundamentals of Logic Design,. 5th Ed. St. Paul: Brooks/Cole Publishing.M. Moris Mano, and Michael D. Ciletti. (2007). Digital Design. Upper Saddle River: Prentice Hall.

230

231 แผนการสอนประจาํ สปั ดาหท่ี 15 และ 16หัวขอเรอื่ ง บทท่ี 9 วงจรนับเน้อื หา/รายละเอยี ด 9.1 วงจรนบั แบบอะซงิ โครนัส 9.2 วงจรนบั แบบซิงโครนัส 9.3 การประยกุ ตใชงานวงจรนบัจาํ นวนชวั่ โมงท่ีสอน 6 ชว่ั โมงวัตถปุ ระสงคเ ชงิ พฤติกรรม เมือ่ ศึกษาจบบทเรยี น ผูเ รียนมคี วามรคู วามเขาใจในเนือ้ หาและสามารถทาํ สิ่งตอไปนี้ได 1. สามารถอธบิ ายความหมาย ความเปน มา และลักษณะของวงจรนับได 2. สามารถอธบิ ายลักษณะสําคญั ตา ง ๆ ของวงจรนบั แบบอะซิงโครนัส และวงจรนับแบบซงิ โครนสั ได 3. สามารถออกแบบวงจรนบั สําหรับนับคา ตาง ๆ ตามสถานการณไ ด 4. สามารถเขียนตารางสภาวะและแผนภาพสภาวะของวงจรนับได 5. สามารถอธิบายหลักการทํางานของวงจรนบั ในอุปกรณดจิ ิทัลแบบตาง ๆ ได 6. สามารถอธิบายการทํางานของระบบดิจิทัลที่มีวงจรนับเปนสวนประกอบหลัก ท่ีสรางจากวงจรรวมไดวธิ สี อนและกจิ กรรมการเรียนการสอน 1. ผสู อนตงั้ คําถามเพื่อดงึ ดดู ความสนใจของผูเ รยี น และกระตนุ ผูเ รียนใหเ กดิ ความพรอมในการเรียนรเู น้อื หาทีเ่ รียน 2. ผูสอนเนนใหผูเรียนจดบันทึกหรือถายภาพเนื้อหาท่ีสอนจากสื่ออิเล็กทรอนิกสแลวสรุปเน้ือหาเปน สว นตวั ไมแ นะนําใหคัดลอกกนั เพ่อื สง เสรมิ จรยิ ธรรม และฝก ความรับผิดชอบในตนเอง 3. ผูสอนมอบหมายใหผูเรียนคนใดคนหน่ึงเปนตัวแทนในการรวบรวมงานที่มอบหมายจากเพอ่ื นรว มชนั้ เรียน เพื่อฝกความเปนผนู ําและความมจี ติ สาธารณะ 4. ผูสอนบรรยายเน้ือหาเกี่ยวกับความเปนมาและความหมายของวงจรนับ รูปแบบของวงจรนับ ประเภทของวงจรนับ วงจรนับแบบอะซิงโครนัส วงจรนับแบบซิงโครนัส ขอดีและขอจํากัดของวงจรนบั แบบตาง ๆ และการประยุกตใชง านวงจรนับในวงจรดจิ ิทัล

232 5. ผูสอนใหผ ูเ รยี นแบงกลุมเพ่ือเตรียมทํากิจกรรมแบบกลุม โดยตองเปนกลุมที่ไมซ ้าํ กับสัปดาหท่ผี านมา สาํ หรบั การระดมสมองแกโ จทยปญหา 6. ผูสอนใชก ารยกตัวอยางโจทยป ญหาและการระดมสมองของผูเ รยี นเพื่อแกโ จทยป ญ หา 7. ผูสอนใหโจทยปญหาท่ีเกี่ยวของกับบทเรียนเพิ่มเติม เพื่อใหผูเรียนไปคนควา และสบื เสาะหาความรูเพิม่ เติม เพ่ือแกโ จทยปญ หาเสริมจากผูสอน 8. ผูสอนสรุปเนื้อหาสาระสําคัญประจําบทเรียนและมอบหมายงานประจําสัปดาหโดยกําหนดสงงานในสัปดาหถ ดั ไป 9. ผูสอนสรุปเนื้อหาประจํารายวิชาและแนะนํารายวิชาตอไปท่ีเนนการประยุกตใชงานรวมไปถงึ อธิบายรายละเอียดเรอื่ งการสอบปลายภาคสื่อการสอน 1. แนวการสอนรายวชิ าดจิ ทิ ัลอเิ ล็กทรอนิกส 2. เอกสารประกอบการสอนรายวิชาดจิ ิทัลอเิ ลก็ ทรอนกิ ส 3. สือ่ อเิ ล็กทรอนิกส 4. โจทยป ญหาหรือตวั อยางสถานการณจ ําลอง 5. ตวั อยางวงจรดจิ ิทลั และวงจรรวมดจิ ิทัลแผนการประเมินผลการเรยี นรู 1. ผลการเรยี นรู 1.1 ดา นคุณธรรม จรยิ ธรรม 1.1.1 มจี ติ สํานกึ ตระหนักในการปฏิบัติตามจรรยาบรรณทางวชิ าการและวิชาชีพ 1.1.2 มีจิตสาธารณะ 1.2 ดา นความรู 1.2.1 ผเู รยี นมคี วามรูในหลักการและทฤษฏี ทางดา นคอมพวิ เตอรอเิ ลก็ ทรอนิกส 1.2.2 มีความรูพื้นฐานทางวิทยาศาสตรและคณิตศาสตร และสามารถนํามาบูรณาการในดานคอมพิวเตอรอ ิเลก็ ทรอนิกสไ ด 1.3 ดา นทกั ษะทางปญ ญา 1.3.1 ผูเรียนมีความสามารถในการคิดวิเคราะหอยางเปนระบบ และมีเหตุมีผลตามหลักการทางวิทยาศาสตร 1.3.2 ผูเรียนสามารถนําความรูทางดานคอมพิวเตอรอิเล็กทรอนิกสไปประยุกตกับสถานการณต าง ๆ ไดอยางถกู ตอ งเหมาะสม

233 1.4 ดานทกั ษะความสัมพนั ธร ะหวางบคุ คลและความรบั ผิดชอบ 1.4.1 ผเู รยี นมคี วามรบั ผิดชอบตอสังคมและองคกร 1.5 ทักษะในการวเิ คราะหเชิงตัวเลข การสื่อสารและการใชเทคโนโลยีสารสนเทศ 1.5.1 ผูเรียนสามารถประยุกตความรูทางคณิตศาสตรและสถิติ เพ่ือการวิเคราะหประมวลผล การแกป ญ หา และนาํ เสนอขอ มูลไดอ ยางเหมาะสม 1.5.2 ผูเรียนสามารถใชเ ทคโนโลยีสารสนเทศในการสืบคน เก็บรวบรวมขอมูล และนําเสนอขอ มลู ไดอ ยา งมีประสิทธภิ าพและเหมาะสมกบั สถานการณ 2. วธิ ีประเมนิ ผลการเรยี นรู 2.1 ดา นคณุ ธรรม จรยิ ธรรม 2.1.1 ประเมินจากการเขาช้ันเรียนที่ตรงเวลาของผูเรียน สงงานท่ีไดรับมอบหมายตรงตอเวลา 2.1.2 ประเมินจากความซื่อสัตยสุจริตในการทํางานที่ไดรับมอบหมาย ไมคัดลอกงานเพื่อน และไมทุจรติ ในการสอบ 2.1.3 ประเมินจากพฤติกรรมการทํากิจกรรมแบบกลุม มีการเสียสละ หรือชวยเหลืองานเพอ่ื สวนรวม 2.2 ดา นความรู 2.2.1 ประเมนิ จากการตอบคาํ ถามและแสดงความคิดเหน็ ในช้ันเรียน 2.2.2 ประเมนิ จากการทาํ แบบฝก หดั ทบทวนที่สงในแตละสัปดาห 2.2.3 ประเมนิ จากการนาํ เสนอรายงานในชนั้ เรียน 2.2.4 ประเมนิ จากผลการสอบ 2.3 ดา นทกั ษะทางปญ ญา 2.3.1 ประเมินจากความสามารถทางปญญาของผูเรียน ที่มีความสามารถในการวิเคราะห สังเคราะห และแสดงความรู ความคิดเห็นที่เกี่ยวของกับเนื้อท่ีเรียนในช้ันเรียน เชนการต้ังคําถาม การตอบคาํ ถาม 2.3.2 ประเมินจากผลงาน และการปฏิบัติของนักศึกษา เชน การนําเสนอรายงานการทดสอบโดยใชแบบทดสอบหรอื สมั ภาษณ 2.4 ดา นทกั ษะความสัมพนั ธระหวางบคุ คลและความรบั ผิดชอบ 2.4.1 ประเมินจากการความรับผิดชอบตอตนเองและผูอ่ืนในการทํางานกลุมมคี วามใสใ จชวยเหลือเกือ้ กูลเพ่ือนรว มงานมัน่ ใจในการเปน ผนู าํ และรบั ฟง ความคดิ เห็นของผูอืน่

234 2.5 ทกั ษะในการวเิ คราะหเ ชิงตัวเลข การสื่อสารและการใชเ ทคโนโลยสี ารสนเทศ 2.5.1 ประเมินจากความสามารถในการคํานวณ โจทยตัวอยาง แบบฝกหัดในชนั้ เรียน และแบบฝก หดั ประจาํ สัปดาห 2.5.2 ประเมินจากเทคนิคการนําเสนอโดยใชทฤษฎี การเลือกใชเคร่ืองมือทางเทคโนโลยีสารสนเทศ หรือการใชท ฤษฎีทางคณติ ศาสตร 3. สัดสวนการประเมนิ 3.1 ดานคุณธรรม จรยิ ธรรม รอยละ 1.33 3.1.1 มีจิตสํานึก ตระหนักในการปฏิบัติตามจรรยาบรรณทางวิชาการและวิชาชีพ รอยละ 0.66 3.1.2 มีจติ สาธารณะ รอยละ 0.67 3.2 ดา นความรู รอยละ 6.67 3.2.1 ผเู รียนมคี วามรใู นหลกั การและทฤษฏี ทางดา นคอมพวิ เตอรอเิ ลก็ ทรอนิกส รอ ยละ 4.00 3.2.2 มีความรูพ้ืนฐานทางวิทยาศาสตรและคณิตศาสตร และสามารถนํามาบูรณาการ ในดานคอมพิวเตอรอิเลก็ ทรอนกิ สได รอยละ 2.67 3.3 ดานทกั ษะทางปญ ญา รอยละ 2.67 3.3.1 ผูเรียนมีความสามารถในการคิดวิเคราะหอยางเปนระบบ และมีเหตุมีผลตามหลกั การทางวทิ ยาศาสตร รอ ยละ 1.33 3.3.2 ผูเรียนสามารถนําความรูทางดานคอมพิวเตอรอิเล็กทรอนิกสไปประยุกตกับสถานการณตา ง ๆ ไดอยางถกู ตองเหมาะสม รอยละ 1.34 3.4 ดานทักษะความสัมพนั ธร ะหวา งบุคคลและความรบั ผิดชอบ รอยละ 1.33 ผูเรียนมีความรับผิดชอบตอตนเองและสวนรวม มีความสัมพันธระหวางกลุมและสามารถทาํ งานรวมกับผอู ืน่ 3.5 ทักษะในการวเิ คราะหเ ชงิ ตวั เลข การสอ่ื สารและการใชเ ทคโนโลยีสารสนเทศ รอ ยละ 1.33 3.5.1 ผูเรียนสามารถประยุกตความรูทางคณิตศาสตรและสถิติ เพ่ือการวิเคราะหประมวลผล การแกปญ หา และนําเสนอขอ มลู ไดอ ยางเหมาะสม รอ ยละ 0.66 3.5.2 ผูเรียนสามารถใชเทคโนโลยีสารสนเทศในการสืบคน เก็บรวบรวมขอมูลและนาํ เสนอขอ มูลไดอยา งมีประสทิ ธิภาพและเหมาะสมกบั สถานการณ รอ ยละ 0.67

235 บทที่ 9 วงจรนับ (Counter Circuits) วงจรนับเปนวงจรลอจิกเชิงลําดับประกอบดวยชิฟรีจิสเตอรหลายตัวตอกัน ภายในชิฟรีจิสเตอรป ระกอบดวยฟลปิ ฟลอป ชิฟรีจิสเตอรใชเกบ็ ขอ มูลเลขฐานสอง สว นวงจรนับใชเ ก็บเลขฐานสองท่ีแทนจํานวนพัลสของสัญญาณนาฬิกาที่ปอนเขาอินพุต สัญญาณนาฬิกาทําใหฟลิปฟลอปมีการเปล่ยี นสถานะลอจิกทเ่ี อาตพ ุต ซ่ึงบอกจาํ นวนพัลสข องสัญญาณนาฬิกาทีป่ อนเขา วงจร วงจรนับแบงเปน 2 แบบ คือ วงจรนับแบบอะซิงโครนัสและวงจรนับแบบซิงโครนัส โดยขอแตกตางของวงจรนับท้ัง 2 แบบ คือ การทํางานของวงจรเกิดขึ้นพรอมกับสัญญาณนาฬิกาหรือไมในวงจรนับอะซิงโครนัสสญั ญาณนาฬิกาไมตอเขากับฟลิปฟลอปทุกตัว สวนในวงจรนับแบบซิงโครนัสจะมีสัญญาณนาฬิกาตอเขากับฟลิปฟลอปทุกตัว ทําใหฟลิปฟลอปทํางานตามจังหวะสัญญาณนาฬิกาพรอ มกนั เม่ือมกี ารปอนสญั ญาณนาฬิกาเขา ท่ีอินพุต9.1 วงจรนบั แบบอะซิงโครนัส (Asynchronous Counter Circuits) เนื่องจากฟลิปฟลอปท่ีนํามาตอเปนวงจรนับแบบอะซิงโครนัสไมตอกับสัญญาณนาฬิกาท้ังหมด ทําใหการเปล่ียนสถานะลอจิกเกิดข้ึนไมพรอมกับสัญญาณนาฬิกาที่ปอนเขา โดยวงจรนับแบบอะซิงโครนัสมหี ลายแบบ ดังตอไปนี้ 9.1.1 วงจรนบั ไบนารอี ะซงิ โครนัสแบบนับข้นึ ในภาพที่ 9.1 แสดงวงจรนับไบนารขี นาด 4 บิต แบบนับขนึ้ โดยใช เจเค ฟลิปฟลอป 4 ตวั ในวงจรนจี้ ะเหน็ ไดวา เจเค ฟลิปฟลอปจะตอเรียงกัน มีเอาตพ ตุ ของฟลิปฟลอปตวั แรกตอเขาท่ีขาอินพุตสัญญาณนาฬกิ าของฟลปิ ฟลอปตวั ถดั ไป โดยทีข่ า J และขา K ของฟลิปฟลอปทุกตวั ตอกบั ลอจิกคา 1ทําใหฟลิปฟลอปทํางานในโหมดท็อกเกิลหรือกลับคาลอจิก เมื่อมีสัญญาณนาฬิกาชวงขอบขาลงปอนเขาทีข่ าอินพตุ คล็อก การทํางานของวงจรในภาพท่ี 9.1 เร่มิ จากปอ นสัญญาณนาฬิกาเขาทีข่ า Clk ของฟลิปฟลอปตัวแรก จะไดแผนภาพเวลาเอาตพุต Q ของฟลิปฟลอปแตละตัวแสดงในภาพที่ 9.2 กําหนดเอาตพุตเปน Q0, Q1, Q2 และ Q3 สมมุตวิ า เริม่ ตนที่คา 0000 เหตุการณข องการนับจะเปนไปตามตารางความจริงในตารางท่ี 9.1 เอาตพุตของฟลิปฟลอป FF0 เปน Q0 (บิตนัยสําคัญตํ่าสุด : LSB) และเอาตพุตของฟลิปฟลอป FF3 เปน Q3 (บติ นยั สําคัญสงู สดุ : MSB) เม่ือมสี ัญญาณนาฬิกาปอ นเขา ทีฟ่ ลิปฟลอป

236 ภาพที่ 9.1 วงจรนบั ขึ้นแบบอะซิงโครนสั ในระบบจํานวนฐานสองขนาด 4 บิต ที่สรา งขนึ้ จาก เจเค ฟลิปฟลอป ภาพที่ 9.2 แผนภาพเวลาของวงจรนบั ขึ้นแบบอะซิงโครนสั ในระบบจํานวนฐานสองขนาด 4 บติ ปรบั ปรุงจาก : (สมศกั ดิ์ มิตะถา, 2543, หนา 266) จากตารางความจริงในตารางท่ี 9.จะสังเกตห็นวาคาท่ีเอาตพุต Q0 Q1 Q2 และ Q3 จะแสดงจํานวนการนับพัลสของสัญญาณนาฬิกาท่ีปอนเขาวงจร เริ่มตนที่เอาตพุตเปน 0000 (0 ฐานสิบ)หลังจากมีสัญญาณนาฬกิ าลูกแรกจะนับเปน 0001 (1 ฐานสบิ ) และหลงั จากสญั ญาณนาฬิกาลูกท่ีสองจะนับเปน 0010 (2 ฐานสิบ) และจะนับไปเรื่อย ๆ จนกระท่ังถึงคา 1111 แลวจะวนไปท่ีคา 0000หรอื ขึน้ รอบการนับใหมน่ันเอง ตามขัน้ ตอนการทํางานของวงจรแบบนีม้ ีลักษณะไหลเปน ระลอก จงึ ทาํใหมีชื่ออีกอยางหน่ึงวา วงจรนับแบบริบเปล (Ripple Counter) ซ่ึงใชไดดีกับความถ่ีสัญญาณต่ําเน่ืองจากปญหาความลาชาของสัญญาณเอาตพุตหรือปญหาการเกิดเวลาหนวงในการสงขอมูลจากอินพตุ ไปยังเอาตพตุ ของฟลปิ ฟลอปแตละตวั

237ตารางที่ 9.1 ตารางความจรงิ ของวงจรนบั ขึ้นแบบอะซงิ โครนสั ขนาด 4 บิตอนิ พุต เลขฐานสบิ������������������������ ������������������������ ������������������������ ������������������������0000 00001 10010 20011 30100 40101 50110 60111 71000 81001 91010 101011 111100 121101 131110 141111 15 การนับจะเพ่ิมข้ึนทีละ 1 เม่ือมีสัญญาณนาฬิกาปอนเขา คาการนับสูงสุดของวงจรขึ้นกับจํานวนฟลิปฟลอปทนี่ ํามาตอหาไดจ ากสูตรดงั นี้ ������������ = 2 ������������ − 1โดย N = คา การนับสูงสดุ ในแตละรอบ และ n = จํานวนฟลปิ ฟลอปทีต่ อเปนวงจรนบั สิบ

238ดังน้นั ถาเปน วงจรนับขนาด 4 บิต คาการนบั สูงสุดคือ N = 2������������ − 1 = 24 − 1 = 16 – 1 = 1510 = 11112เม่อื พจิ ารณาแผนภาพเวลาในภาพที่ 9.2 และคาในบรรทัดสุดทา ยของตารางความจริงในตารางที่ 9.1จะแสดงคา สงู สุดของการนบั ทเ่ี อาตพตุ เปน 1111 (15 ฐานสิบ) เชน กนั มอดลู ัสของวงจรนบั คือ จาํ นวนรปู แบบของเอาตพตุ ท่ีไดจ ากวงจรนับ เชน วงจรนบั 4 บิตมีมอดลู สั เทากับ 16 หมายความวา วงจรนับกําเนิดเอาตพ ุตท่ไี มเ หมอื นกนั ได 16 รปู แบบ (0000 ถึง1111) แสดงในตารางท่ี 9.1 การหาคามอดลู ัสสามารถใชความสัมพนั ธข องสมการ mod = 2nโดย mod = มอดูลัสของวงจรนบั และ n = จาํ นวนฟลปิ ฟลอปในวงจรนับนั่นคือเราจะสามารถหาคา มอดูลสั ของวงจรนบั ขนาด 4 บติ ไดเ ทากบั mod = 24 = 16 นนั่ เอง 9.1.2 วงจรนบั ไบนารีอะซิงโครนสั แบบนบั ลง วงจรนบั ไบนารอี ะซินัสแบบนับขึ้นทไ่ี ดกลาวมาแลว มีสัญญาณนาฬิกาแตละพลั สปอนเขาวงจรนับจะทาํ ใหคาการนับที่เอาตพุต มคี า เพม่ิ ขึ้นทลี ะ 1 เมื่อแกไขวงจรนบั ขึ้นเพยี งเล็กนอย จะไดเปน วงจรนับลงโดยมีคา ลดลงทลี ะ 1 เมื่อมีการปอนสัญญาณนาฬิกาเขาอนิ พุตในแตละพัลส ภาพท่ี 9.3 วงจรนับลงแบบอะซงิ โครนัส ในระบบจํานวนฐานสองขนาด 4 บิต ท่ีสรา งข้นึ จาก เจเค ฟลิปฟลอป

239 จากภาพที่ 9.3 แสดงวงจรนับไบนารีอะซิงโครนัสแบบนับลงขนาด 4 บิต เปนวงจรนับที่ใชเจเค ฟลิปฟลอป ตอเรียงกันโดยตอเอาตพุต ของฟลิปฟลอปแตละตัวเขาขาอินพุตคล็อกของฟลิปฟลอปตวั ถัดไป ทาํ ใหลําดับการนับมีคา ตรงกันขา มกบั วงจรนบั ข้ึน จากภาพที่ 9.4 แสดงแผนภาพเวลาเอาตพุต Q ของวงจรนับไบนารีแบบนับลงพิจารณาท่ีดานซายของแผนภาพเวลา จะเห็นไดวาคาเริ่มตนของ ฟลิปฟลอปถูกรีเซต ทําใหเอาตพุต Q0 Q1 Q2 และ Q3 เปน 0000 เมื่อเอาตพุต Q เปนลอจิก 0 คา Q�ทุกตัวจะเปนลอจิก 1 ดังน้ันขาอินพุต C ของฟลิปฟลอป FF1 FF2 และ FF3 จะเปนลอจิก 1 เมื่อขาอินพุต J และ K ของฟลิปฟลอปท้ัง 4 ตัวตอกับลอจิก 1 จะทําใหเอาตพุตของฟลิปฟลอปแตล ะตวั กลับคาเปน คอมพลีเมนต เม่อื มสี ัญญาณนาฬิกาชว งขอบขาลงที่ปอนเขาอินพุตคล็อก เมื่อสัญญาณนาฬิกาชว งขอบขาลงพัลสแรกปอ นเขาฟลิปฟลอป FF0 เอาตพุต Q0 จะกลับคาเปลีย่ นจากลอจิก 0 เปนลอจิก 1 ทาํ ใหเอาตพ ตุ Q�0 เปลี่ยนจากลอจกิ 1 เปนลอจกิ 0 และในชว ง ขอบขาลงของสัญญาณพัลสตอไป จะมีสัญญาณปอนเขาฟลิปฟลอป FF1 ทําใหเอาตพุต Q1 กลับคาเปนลอจิกคา 1 และสวนคาลอจิก Q�1 จะเปนลอจิก 0 การเปล่ียนลอจิกที่ Q�1 จะเปนสัญญาณนาฬิกาปอนเขา ฟลิปฟลอป FF2 ทําใหเ อาตพ ุต Q2 เปนลอจิก 1 สว น Q�2 เปนลอจกิ 0 การเปลี่ยนลอจกิ ท่ี Q�2จะเปน สญั ญาณนาฬิกาท่ีปอนเขาฟลิปฟลอป FF3 ทาํ ใหเอาตพุต Q3 เปนลอจกิ 1 สว น Q�3 เปนลอจิก0 และหลังจากสัญญาณนาฬิกาพลั สแรกปอนเขาวงจรนบั จะไดค า เอาตพุต Q0 Q1 Q2 และ Q3 ที่มคี าเปน 1111 (15 ฐานสิบ) แสดงแผนภาพเวลาไดในภาพท่ี 9.4 ซึ่งทุกเหตุการณเปนไปตามตารางความจริงในตารางที่ 9.2 ภาพที่ 9.4 แผนภาพเวลาของวงจรนับลงแบบอะซิงโครนสั ในระบบจํานวนฐานสองขนาด 4 บิต

240ตารางที่ 9.2 ตารางความจรงิ ของวงจรนบั ลงแบบอะซงิ โครนสั ขนาด 4 บิต อินพตุ เลขฐานสิบ ������������������������ ������������������������ ������������������������ ������������������������ 1111 15 1110 14 1101 13 1100 12 1011 11 1010 10 1001 9 1000 8 0111 7 0110 6 0101 5 0100 4 0011 3 0010 2 0001 1 0000 0 จากตารางความจริงในรูป (ค) จะเห็นไดวาเปนวงจรนับมอดูลัส 16 (วงจรนับ 4 บิต มี 16รูปแบบ) ที่มีการนับลงจะนับลงจาก 1111 (15 ฐานสิบ) ไป 0000 (0 ฐานสิบ) และการนับลงจะเกิดซาํ้ เปนวงรอบ

241 วงจรนับลงจะมีการนับคาลดลงทีละ1 ทุกครั้งท่ีมีสัญญาณนาฬิกา 1 พัลส ปอนเขาท่ีอินพุตของวงจรนับ จากแผนภาพเวลาในภาพที่ 9.4 จะเห็นไดวาฟลิปฟลอป FF0 จะกลับคาเมื่อขอบสัญญาณขาลงปอนเขาที่ขาอินพุตคล็อกทําใหเอาตพุต Q0 มีคาความถ่ีเปนครึ่งหน่ึงของความถี่อินพุต(ดังนั้นวงจรฟลิปฟลอปแตละตัวจะถูกหารดวย 2) จากแผนภาพเวลาสัญญาณที่ Q0 Q1 Q2 และ Q3จะทําใหเอาตพุตกลับคา เม่ือมีขอบสัญญาณขาขึ้นจากเอาตพุต Q ของฟลิปฟลอปท่ีผานมา เชน Q1จะกลับคาทุกครั้ง ท่ีมีขอบสัญญาณขาข้ึนของ Q0 สวน Q2 จะกลับคาทุกคร้ังที่มีขอบสัญญาณขาขึ้นของ Q1 และ Q3 จะกลับคาทุกคร้ังท่ีมีขอบสัญญาณขาขึ้นของ Q2 ที่ตองใชขอบสัญญาณขาข้ึนของเอาตพุต Q เพราะขอบสัญญาณขาลงเปนเอาตพุตของแตละฟลิปฟลอปเพื่อใชเปนสัญญาณนาฬิกาใหกับภาคตอ ไป 9.1.3 วงจรนบั ไบนารอี ะซิงโครนัสแบบนับข้นึ /นบั ลง เปรียบเทียบวงจรนับไบนารีอะซิงโครนัสแบบนับขึ้นกับแบบนับลงตามภาพที่ 9.1 และภาพท่ี9.3 ตางกันที่สัญญาณนาฬิกาที่ปอนเขาฟลิปฟลอป FF1 FF2 และ FF3 โดยตอกับเอาตพุต Q หรือของฟลิปฟลอปตัวท่ีผานมา ซึ่งเปนลักษณะท่ีตางกันเพียงเล็กนอยคือการเปลี่ยนคาลอจิกที่เขาไปยังฟลิปฟลอปภาคถัดไป ดังนั้นเราจึงสามารถสรางวงจรที่เลือกลักษณะการนับไดตามตองการเพียงเพิ่มวงจรเชิงผสมท่ีประกอบไปดวยแอนดเกตและออรเกตเพ่ือใหสามารถเปลี่ยนลักษณะลอจิกท่ีอินพุตของฟลิปฟลอปแตล ะภาคไดดังแสดงในภาพท่ี 9.5ภาพที่ 9.5 วงจรนับขนึ้ /นบั ลงแบบอะซิงโครนสั ในระบบจํานวนฐานสองขนาด 4 บติ ท่ีสรางข้ึนดวย เจเค ฟลปิ ฟลอป และวงจรเชิงผสม

242 จากภาพท่ี 9.5 แสดงการใชวงจรแอนด-ออร 3 ชุด ตอเขาขาควบคุม Up/D���o��w��n� เพื่อใหการนับอะซิงโครนัสมีการนับขึ้น/นับลง ถาขา เปนลอจิก 1 แอนดเกตทุกตัวที่แรเงาจะถูกระตุนจากเอาตพุต Q� ผานไปยังอินพุตคล็อกของฟลิปฟลอปภาคถัดไปทําใหวงจรนับคาขึ้น ในอีกลักษณะหนึ่งเมอื่ ขา Up/D���o��w��n� เปน ลอจกิ 0 จะทําใหแ อนดเกตทุกตวั ทแ่ี รเงาหยุดการทาํ งาน ทําใหแ อนดเกตท่ีไมแรเงาถูกกระตุนใหทํางานแทนเพื่อสงคาเอาตพุต Q ผานไปที่อินพุตคล็อกของฟลิปฟลอปภาคถัดไปทําใหวงจรนับคา ลง 9.1.4 วงจรนับสบิ (Decade) อะซิงโครนสั ในภาพท่ี 9.6 แสดงการดดั แปลงวงจรนับอะซิงโครนัสมอดูลสั 16 แบบนับขนึ้ ใหเ ปนวงจรนับ10 เริ่มนับจาก 0000 (0 ฐานสิบ) ไปถึง 1001 (9 ฐานสิบ) แลววนรอบกลับมานับคาเดิมมีรูปคลื่นแสดงในภาพที่ 9.7 การทําใหวงจรนับไมนับคา 1010 ไปถึง 1111 (10 ถึง 15) ทําไดโดยการใชแนนดเกตควบคุมท่ีขาอินพุต C��L��R� (ทํางานที่ลอจิก 0) ของฟลิปฟลอปท้ัง 4 ตัว โดยตอขาอินพุตของแนนดเกตเขากับเอาตพุต Q1 และ Q3 เม่ือวงจรนับถึงคา 1010 (10 ฐานสิบ) Q1 และ Q3 เปนลอจิก 1 ทําใหเอาตพ ุตของแนนดเ กตเปน ลอจกิ 0 จงึ มีการเคลียรวงจรนับภาพท่ี 9.6 วงจรนบั แบบอะซิงโครนัส ในระบบจํานวนฐานสิบซง่ึ นับแบบจาํ นวนฐานสอง ขนาด 4 บิต ทส่ี รา งขึ้นดวย เจเค ฟลปิ ฟลอป จากรูปคลื่นตามภาพที่ 9.8 จะเห็นไดวา รูปคลื่นท่ีขา �C�L��R� (เอาตพุตจากแนนดเ กต) จะไมถูกกระตุนในชวงการนับคา 0000 ถึง 1001 เม่ือถึงสัญญาณนาฬิกาลูกท่ี 10 Q1 และ Q3 เปนลอจิก 1ชั่วขณะ ทําใหขา �C�L��R� เปนลอจิก 0 จึงทําใหฟลิปฟลอปถูกรีเซต ไดเอาตพุตวงจรนับเปน 0000 การทาํ งานของวงจรนบั จาก 0 ถึง 9 แสดงในตารางที่ 9.3 โดยจะมกี ารนบั ซํ้าเปน วงรอบ

243ภาพที่ 9.7 แผนภาพเวลาของวงจรนบั ขึ้นแบบอะซิงโครนสั ในระบบจํานวนฐานสิบ ปรบั ปรงุ จาก : (สมศักด์ิ มิตะถา, 2543, หนา 266)ตารางที่ 9.3 ตารางความจรงิ ของวงจรนับนบั ขน้ึ แบบอะซงิ โครนสั ในระบบจาํ นวนฐานสิบ อนิ พุต เลขฐานสิบ������������������������ ������������������������ ������������������������ ������������������������0000 00001 10010 20011 30100 40101 50110 60111 71000 81001 91010 10

244 ภาพท่ี 9.8 แผนภาพสภาวะของการนับขน้ึ ต้งั แต 0000 – 1010 ของวงจรนบั ขึ้นฐานสบิ ที่มา (สมศกั ด์ิ มิตะถา, 2543, หนา 268) จากภาพที่ 9.8 แสดงวงรอบการนับโดยใชแผนภาพสถานะชวงเปลี่ยนตัวเลขฐานสองในวงกลม ใชแทนสถานะของเอาตพุต เสนลูกศรแสดงการเปล่ียนสถานะเม่ือมีสัญญาณนาฬิกาแตละพัลสปอนเขา ตัวอยางเชน ถาเริ่มนับที่ 0000 หลังจากสัญญาณนาฬิกาลูกแรกจะนับเปน 0001และนับคาตอๆ ไป เพ่ิมข้ึนทีละหน่ึง เมื่อมีสัญญาณนาฬิกาปอนเขามาอีกจนถึงคาท่ีมีเสนลูกศรปะช้ีเขาท่คี า 1010 เปน สถานะชว่ั คราวซึง่ ไมส นใจแตวงจรนบั จะนบั จาก 1001 ไปท่ี 0000 ตามเสนลกู ศร วงจรนับสิบเปนวงจรนับจาก 0 ไปถึง 9 มีรูปแบบเอาตพุตตางกัน 10 แบบ (mod 10) จึงตองใชสัญญาณนาฬิกา 10 พัลส แลวทําการรีเซตความถ่ีที่เอาตพุต Q3 ดังน้ันความถี่สัญญาณที่ Q3จะมีคาเปน 1 ใน 10 ของความถ่ีสัญญาณนาฬิกา (คล็อกอินพุต) วงจรนับสิบจึงใชเปนวงจรหารความถด่ี ว ยสิบไดจ ากสัญญาณที่ Q3 9.1.5 การหารความถี่ของวงจรนับ พิจารณาดูแผนภาพเวลาของวงจรนับท่ีผานมา สวนใหญเปนวงจรนับที่ใชหารความถี่ โดยฟลิปฟลอปแตละตัวจะหารความถ่ีที่ปอนเขามาดวยคา 2 เม่ือปอนสัญญาณนาฬิกา 2 พัลสเขาท่ีขาอนิ พตุ คลอ็ กของฟลิปฟลอป เขน วงจรนบั ขนึ้ แบบอะซิงโครนสั เมอ่ื มสี ัญญาณนาฬิกาเขาท่ีอินพุตของFF0 จะทําใหไดสัญญาณที่เอาตพุต Q0 1 พัลส ในทํานองเดียวกัน เมื่อปอนสัญญาณนาฬิกา 2 พัลสเขาที่ขาคล็อกของฟลิปฟลอป FF1 จะทําใหไดสัญญาณท่ีเอาตพุต Q1 เปน 1 พัลส สัญญาณนาฬิกาที่ปอนเขาขาคล็อกของฟลิปฟลอป FF3 ทําใหไดเอาตพุตที่ Q2 และ Q3 เชนเดียวกับฟลิปฟลอป FF0และ FF1 ดังนั้นวงจรหารความถี่จะข้ึนอยูกับจํานวนฟลิปฟลอปท่ีตอในวงจร เมื่อใชฟลิปฟลอป 1 ตวัจะหารความถี่ที่ปอ นเขา มาดว ย 2 ในการตอฟลิปฟลอปหลายตวั จะหาคา การหารความถี่ไดดังน้ี

245 ตัวประกอบการหาร = 2n โดย n = จํานวนฟลิปฟลอปในวงจรนับจะเห็นไดว าวงจรนบั แบบอะซงิ โครนัสทุกวงจรจะข้ึนอยูกับสัญญาณนาฬิกาทส่ี ง ตอกนั มาในแตล ะภาควงจร ทําใหชวงเวลาการประวิงของฟลิปฟลอปแตละตัว มีผลตอการเปล่ียนคาท่ีเอาตพุต เชน เม่ือมีสัญญาณนาฬิกาขอบขาลง 8 พัลส จะทําใหเอาตพุต Q เปล่ียนจาก 0111 เปน 1000 และถาหากวาฟลิปฟลอปแตละตัวมีชวงเวลา ประวิง (������������������������) 10 ns จะตองใชเวลา 40 นาโนวินาที (4 × 10 นาโนวินาที) เพื่อเปลี่ยนคาการนับจาก 0111 ไปเปน 1000 ความเร็วของการนับหรือความถี่สัญญาณนาฬิกาถูกจํากัดดวยชวงเวลาการประวิงของฟลิปฟลอปทุกตัว โดยในวงจรนับคาความถ่ีสัญญาณนาฬิกา หาไดจากสมการ 1 × 109 ������������ × ������������������������ ������������ =โดย ������������ = ความถสี่ ัญญาณนาฬิกาสงู สุด ������������ = จํานวนฟลปิ ฟลอปในวงจรนบั ������������������������ = ชวงเวลาการประวิงของฟลิปฟลอปแตละตัวเปนนาโนวนิ าทีตวั อยางที่ 9.1 ถาสัญญาณนาฬิกามีความถี่ 4 MHz ปอนเขาวงจรนับไบนารี 4 บิตแบบอะซิงโครนัส และใหฟ ลปิ ฟลอปแตละตัวมีชวงเวลาประวงิ 32 นาโนวินาที จงหา (ก) ความถีอ่ นิ พุตเรว็ เกินไปสาํ หรบั วงจรนับหรอื ไม (ข) ความถ่ที ี่ Q0 Q1 Q2 และ Q3 เปนอยา งไรวิธที ํา (ก) 1 × 109 1 × 109 ������������ × ������������������������ 4 × 32 ������������ = = = 7.8 ������������������������������������ความถี่สัญญาณนาฬิกาท่ีปอนเขาอินพุต 4 MHz มีคานอยกวา 7.8 MHz ซึ่งเปนความถ่ีสัญญาณนาฬิกาสงู สุด ดงั น้นั สัญญาณอนิ พตุ จึงไมเ รว็ เกินไป (ข) ความถท่ี ี่ Q0 = 4 MHz ÷ 2 = 2 MHz ความถท่ี ่ี Q1 = 4 MHz ÷ 4 = 1 MHz ความถ่ที ่ี Q2 = 4 MHz ÷ 8 = 500 kHz ความถ่ที ่ี Q3 = 4 MHz ÷ 16 = 250 kHz

246 9.1.6 วงจรนับอะซงิ โครนสั ทมี่ ีการต้งั คา ไว ในภาพที่ 9.10 แสดงการตอวงจรนับท่ีใช เจเค ฟลิปฟลอป 4 ตัว กับเกตตอเปนวงจรนับแบบอะซิงโครนัสท่ีมีการตั้งคาการนับได จากตัวอยางเปนวงจรนับที่มีการโหลดขอมูลเพื่อตั้งคาการเริม่ นบั ไวที่ 1001 โดยคา 1001 จะถกู ปอ นเขาทขี่ า D0 D1 D2 และ D3 ระดับลอจกิ ท่ปี อ นเขา ขาอินพุตดังกลาวตามปกติจะหลีกเล่ียงจากคาอินพุตท่ีขา ������������������������������������������ และ ������������������������������������������ ของฟลิปฟลอปที่ถูกควบคุมดวยแนนดเกต โดยรับสัญญาณมาจากสาย LOAD ที่ไดมาจากนอรเกต โดยมีขาอินพุตตอมาจากเอาตพุตQ0 Q1 Q2 และ Q3 ของวงจรนับ การทํางานของวงจรในภาพท่ี 9.10 เริ่มจากการสมมุติวาวงจรนับ นับคาสูงสุดไดเปน 1111เม่อื มสี ัญญาณนาฬิกาในชว งขอบขาลง วงจรนบั จะเพ่ิมคาเปน 0000 คาเอาตพุตนจ้ี ะปอนเขานอรเกตแลวทําใหสาย LOAD เปนลอจิก 1 ขอมูลท่ีอินพุตและคาตรงขามจะผานแนนดเกตท่ีถูกกระตุนเพ่ือปอนเขาอินพุต PRESET หรือขา CLEAR ของฟลิปฟลอป ในตัวอยางนี้ แนนดเกตที่ไมแรเงาจะทําใหเอาตพุตเปนลอจิก 1 ขณะท่ีแนนดเกตท่ีแรเงาจะใหเอาตพุตเปนลอจิก 0 เม่ือขาอินพุต ������������������������������������������ และ������������������������������������������ ทํางานท่ีลอจิก 0 Q0 ถูกรีเซตเปนลอจิก 1, Q1 ถูกเคลียรเปนลอจิก 0, Q2 ถูกเคลียรเปนลอจิก0, สว น Q3 ถูกพรีเซตเปน ลอจิก 1 ไดคาเปน 1001 เปน คา ท่โี หลดไวแบบอะซงิ โครนสั ทเ่ี ก็บไวใ นวงจรนับ (ไมข้ึนกับสัญญาณนาฬิกา) ขณะที่วงจรนับไปถึงคา 0000 วงจรจะเปลี่ยนคาการโหลดทันทีสญั ญาณนาฬกิ าที่อินพตุ จะทาํ ใหมีการนบั จาก 1001 -> 1010 -> 1011 -> 1100 -> 1101 -> 1110และไปถึงคาสูงสุดเปน 1111 เม่ือถึงสัญญาณนาฬิกาลูกตอไปจะมีการรเี ซตวงจรนับเปน 0000 และมีการกระตุนขา LOAD เพ่ือโหลดขอมูลและทําการนับซ้ําเปนวงรอบดังแผนภาพสภาวะชวงเปล่ียนในภาพท่ี 9.9 ภาพท่ี 9.9 แผนภาพสภาวะของวงจรนบั ขึ้นแบบอะซงิ โครนัส ท่ีมีการตัง้ คา การนบั ได ปรังปรุงจาก : (สมศักดิ์ มติ ะถา, 2543, หนา 271)

247 ภาพท่ี 9.10 วงจรนบั ขน้ึ แบบอะซิงโครนัส ทมี่ กี ารตั้งคาการนบั ได ปรบั ปรงุ จาก (สมศกั ดิ์ มิตะถา, 2543, หนา 275) ขอดีของวงจรนับท่ีต้ังคาไดคือ สามารถตั้งโปรแกรมการนับมอดูลัสตาง ๆ ได เชน ในภาพที่9.10 จะโหลดขอมูลเปน 1001 (9 ฐานสิบ) แลวนับไปถึง 1111 (15 ฐานสิบ) ทําใหไดรูปแบบของเอาตพุต 7 แบบ (1001 1010 1011 1100 1101 1110 และ 1111) ผลที่ไดสามารถนํามาใชเปนวงจรนับไบนารี มอดูลัส 7 หรือวงจรหารความถ่ดี วย 7 ได เมอ่ื มีการเปลีย่ นคาขอมลู ท่โี หลดเขา ไปเก็บไวในวงจรนับท่ีตั้งคาได ทําใหสามารถสรางวงจร นับมอดูลัสตาง ๆ ได โดยใชสมการคํานวณหามอดลู ัสของวงจรนบั ทต่ี ้งั คา ไดเ ปน Mp = mod – Dโดย Mp = มอดลู ัสของวงจรนับที่มกี ารตง้ั คา mod = มอดูลัสปกตขิ องวงจรนบั D = คาทีต่ ัง้ ไวซ่ึงจากถาใชความสัมพันธจากสมการและวงจรในภาพท่ี 9.11 จะได Mp = mod – D = 16 -9 = 7เปน วงจรนบั ขา ม 0 – 8 นัน่ คอื วงจรหารความถด่ี ว ย 7 นั่นเอง

2489.2 วงจรนบั แบบซงิ โครนสั วงจรนับแบบอะซิงโครนัสที่ไดกลาวมาแลว เปนวงจรนับที่ใชเอาตพุตของฟลิปฟลอปตัวทีอ่ ยูขา งหนาไปกระตุนฟลิปฟลอปตัวถดั ไป ทําใหการเปลย่ี นสถานะของฟลิปฟลอปเกดิ ขน้ึ ไมพรอมกับการเปลี่ยนระดับลอจิกของสัญญาณนาฬิกา เปนผลใหการนับเกิดการกระเพ่ือม ทําใหจํากัดความเร็วในการนับเน่ืองจากฟลิปฟลอปแตละตัวมีเวลาประวิง ขอจําากัดนี้จะไมเกิดข้ึนกับวงจรนับแบบอะซิงโครนัส เน่ืองจากฟลิปฟลอปทุกตัวของวงจรนับจะถูกกระตุนดวยสัญญาณนาฬิกาที่ปอนเขามาพรอมกัน 9.2.1 วงจรนับไบนารีซงิ โครนสั แบบนบั ขึ้น ในภาพที่ 9.11 แสดงการใช เจเค ฟลิปฟลอป 4 ตัว และแอนดเกต 2 ตัวตอเปนวงจรนับซิงโครนัส 4 บิต มอดูลัส 16 แบบนับขึ้น สัญญาณนาฬิกาท่ีปอนเขาฟลิปฟลอปแตละตัวจะเขียนแทนดวยเสนทบึ การกระตนุ ใหท าํ งานของฟลิปฟลอปทุกตัวจะเกดิ ข้ึนพรอมกนั ตามจงั หวะสญั ญาณนาฬิกาทปี่ อนเขาไปในระบบ นอกจากนี้จะเหน็ วาฟลปิ ฟลอปทุกตวั จะมีการตอขาอนิ พุท J และ K เขาดวยกนัดงั นนั้ จึงมีคาเหมือนกัน (J และ K เทากบั 0 เอาทพุทไมเปลี่ยนแปลง ถา J และ K เทา กบั 1 เอาทพ ุทจะ Toggle) จะเห็นวา วงจรนับในภาพท่ี 9.12 จะอนญุ าตใหฟ ลปิ ฟลอป ทาํ การ Toggle ไดหรือไมนั้นจะใชแอนดเกทเปนตัวกําหนด คือ ถาเอาทพุทของแอนดเกทเปน 1 ฟลิปฟลอปตัวท่ีอินพุท J และ Kตอกับเอาทพุทของแอนดเกทจะเกิดการ Toggle ซ่ึงจะโยงไปถึงเอาทพุทของแอนดเกทจะเปน 1 ไดเมอ่ื เอาทพ ุทและอินพทุ ของฟลิปฟลอปภาคกอนหนาน้ันมีคา เปน 1 ทง้ั คู ภาพที่ 9.11 วงจรวงจรนับซิงโครนัสขนาด 4 บิต แบบนับข้ึน ท่ีสรางขน้ึ จาก เจเค ฟลปิ ฟลอป

249 ขอดีของวงจรนับอะซิงโครนัสหรือวงจรนับริเปล คือ มีรูปแบบวงจรอยางงาย เม่ือเราเปรียบเทียบวงจรนับไบนารีซิงโครนัสแบบนับขึ้น กับวงจรนับไบนารีอะซิงโครนัสแบบนับข้ึน จะเห็นวาขอจํากัดของวงจรนับอะซิงโครนัส คือขอจํากัดในเรื่องความเร็วในการนับ เพราะมีสัญญาณอินพุตปอนเขาที่ฟลิปฟลอปตัวแรกเทาน้ัน ทําใหมีชวงเวลารวมของเอาตพุตท่ีจะนับเปนคาใหมนานมากข้ึนเน่ืองจากชวงเวลาการประวิงของวงจรนับมีคาเทากับผลรวมของเวลาประวิงของฟลิปฟลอปท้ังหมดจากขอจํากัดนี้ จึงไมสามารถกระตุนอินพุตของวงจรนับอะซิงโครนัสกอนที่จะมีคาใหมเกิดข้ึน ดังนั้นสัญญาณนาฬิกาท่ีปอนเขาจึงตองมีความถ่ีจํากัด บางครั้งวงจรนับอะซิงโครนัสตองใชอีซีแอล(emitter-coupled logic : ECL) ฟลิปฟลอป เพราะมีชวงเวลาประวิงส้ันเพ่ือใหความถ่ีสัญญาณนาฬกิ าทีป่ อ นเขาอนิ พตุ มคี าสงู ขึ้นแตฟลปิ ฟลอปอซี ีแอลมีราคาแพงและใชพลังงานไฟฟามาก เพราะมีความเร็วในการทํางานสูง ดังนนั้ วงจรนบั ซงิ โครนสั จงึ ใชแ กป ญ หาวงจรอะซิงโครนสั ที่มีขอจํากัด มเี วลาประวิงนอย มีราคาถูก และส้ินเปลืองพลังงานไฟฟานอยกวาการใชอีซีแอลเปนวงจรนับอะซิงโครนัสจุดเดนวงจรนับซิงโครนัสอยูที่เวลาประวิงของฟลิปฟลอปมีคานอย เน่ืองจากฟลิปฟลอปทุกตัวถูกกระตุนดวยสญั ญาณนาฬิกาพรอมกนั ทําใหการเปล่ียนสถานะท่ีเอาตพุตเกิดข้ึนในเวลาเดียวกันดงั นน้ัผลรวมเวลาประวงิ ของวงจร นับมีคาเทากับเวลาประวิงของฟลิปฟลอป 1 ตัว ในการใชงานจริงจะตอเอาตพ ตุ Q เขากบั ขาหนงึ่ ของ แอนดเกตและสง ตอ ไปทีข่ าอนิ พุต J และ K ของภาคตอไป การหาเวลาประวงิ ของวงจรนบั ซิงโครนสั สามารถหาไดดังนี้ tp = tp ของฟลปิ ฟลอป 1 ตัว + tp ของแอนดเกต 1 ตวั 9.2.2 วงจรนับไบนารีซิงโครนสั ที่มีการตงั้ คา ได วงจรนับไบนารซี ิงโครนัสที่มีการตงั้ คา ได คลายกบั วงจรนบั ไบนารีอะซงิ โครนัสทมี่ ีการต้ังคาไดใชไอซีหมายเลข 74LS163A ซึ่งเปนวงจรนับซิงโครนัสท่ีมีการตั้งคาไดแบบนับขึ้น ในภาพท่ี 9.12เปนวงจรนับขนาด 4 บิต ที่มีการโหลดขอมูลเขาเพ่ือใชตอคาการนับใหเปนมอดูลัสตาง ๆ การโหลดขอมูลใชขาควบคุม (ขา 9) เมื่อเปนลอจิก 0 คาท่ีเอาตพุต Q (QA QB QC และ QD) จะมีผลตอขอมูลอินพตุ (A B C และ D) หลงั จากขอบขาขึ้นของสัญญาณนาฬกิ าที่ปอนเขา ขา 2 มีขากระตนุ ที่ฝง อินพุต2 ขาซ่งึ จะทํางานทลี่ อจิก 1 คือ ขา 7 และขา 10 ใชกระตนุ ใหว งจรนบั ทํางาน จากรูปคลน่ื แสดงลําดับการนับในรูปจะเห็นตัวอยางของการนับเมื่อมีการโหลดตั้งคา เปน 1100 (12 ฐานสิบ) จะนับขึ้นถึงคาสูงสุดเปน 1111 (15 ฐานสิบ) ในชวงน้ีที่ขา RCO (ขา 15) จะกําเนิดพัลสออกมาเปนชวงสถานะสุดทายเพื่อนําไปกระตุนใหอินพุตของวงจรนับตัวอ่ืน ตัวอยางเชน เม่ือนับถึงคาสูงสุด 1111 ถาเปนวงจรนับ 4 บิต คาเอาตพุตจะถูกรีเซ็ตเปน 0000 เมื่อทุกเอาตพุตถูกรีเซตเปน 0 จะมีการนับซ้ําเปนวงรอบใหมโ ดยตวั ทดไปยังบิตตอไปจะหายไป แตถ า มวี งจรนับ 4 บติ 2 วงจร ขอ มูลจากขา RCO ของวงจรนับภาค 4 บติ ต่ําสุดจะตอกับอนิ พุตของวงจรนับภาค 4 บติ ถดั ไป ทําใหส ามารถนบั คา ตอไปได

250 ภาพท่ี 9.12 วงจรนบั ข้ึนไบนารแี บบซิงโครนัสที่สามารถต้งั คาการนับได โดยใชว งจรรวมหมายเลข 74163 ปรบั ปรุงจาก : (สมศกั ดิ์ มติ ะถา, 2543, หนา 289)จากภาพท่ี 9.12 เปนวงจรนบั มอดลู ัส 16 ใชไ อซี 74163A 2 ตวั ตอเขา ดวยกนั ไดเ ปนวงจรนับมอดูลัส256 โดยตอขา RCO ของวงจรนับ CNTR1 กับขา 7 และขา 10 ของวงจรนับ CNTR2 เมื่อวงจรนับCNTR1 นับถึงคาสูงสุด (1111) ขา RCO ของวงจรนับ CNTR1 เปนลอจิก 1 จะไปกระตุนใหวงจรนับCNTR2 ทาํ งานในชว งขอบขาขน้ึ ของสญั ญาณนาฬกิ า ทําใหว งจรนบั CNTR2 นับเปน 0001 สวนวงจรนบั CNTR1 รีเซตเปน 0000 การที่มี 8 เอาตพุต (Q1 - Q7) ทําใหไดรูปแบบที่เอาตพุตสามารถสรางออกมาไดเปน 256รูปแบบ คาท่ีนับไดสูงสุดเปน 255 ตามตารางการนับในตารางที่ 9.4 ถาใชเปนวงจรหารความถ่ีจะมีพัลสที่เอาตพุต Q7 1 พัลส ทุกคร้ังท่ีมีสัญญาณนาฬิกาปอนเขา 256 พัลส (วงจรหาร 256) ดังนั้นเมื่อตองการนับหรือหารความถ่ีตามคาที่ตองการ (ระหวาง 2 กับ256) จะตองมีการต้ังคาอินพุตที่ใชโหลดลงวงจรนบั เชน ถา โหลดคา เปน 0001 1000 (24 ฐานสบิ ) ลงในวงจรนบั 8 บิต คา มอดูลสั จะเทา กับ Mp = mod – D = 256 - 24 = 232วงจรนับจะนับคาจาก 24 ไปถึง 255 (มีเอาตพุต 232 แบบ) หรือไดเปนวงจรหารความถ่ีสัญญาณนาฬกิ าดว ย 232

251ตารางท่ี 9.4 แสดงตารางความจริงของการนับคา 0000 0000 ถึง 1111 1111 คา ในฐานสบิ Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 0 00000000 1 00000001 2 00000010 3 0000001100001111 1500010000 1600010001 1700010010 1811111100 25211111101 25311111110 25411111111 255 9.2.3 วงจรนบั สิบแบบซิงโครนัส วงจรนับสิบแบบซิงโครนัส มีลักษณะการทํางานคลายกับวงจรนับสิบแบบอะซิงโครนัส โดยวงจรจะใหเอาตพุตบีซีดีเปน 0000 ถึง 1001 (0 - 9) ในภาพท่ี 9.13 แสดงการตอวงจรนับสิบแบบซิงโครนัสใชวงจรรวมหมายเลข 74LS160A จํานวน 2 ตัวกับวงจรรวมที่เปนวงจรถอดรหัสหมายเลข7447 1 ตัว ทําหนาท่ีขับตัวแสดงผลไดโอด 7 สวนท่ีเปนแบบแอโนดรวม เพ่ือใชเปนวงจรนับ 0 - 99และวงจรแสดงผล ภาคแสดงผลหลักหนว ยอยูด านขวามือและภาคแสดงผลหลกั สิบอยูดานซายมือ (ถามี หลักรอย หลักพัน จะอยูดานซายถัดตอไป)การทํางานของวงจรนับเริ่มท่ีวงจรนับหลักหนวยจะนับสัญญาณนาฬิกาที่ปอนเขาอินพุต เม่ือนับสัญญาณนาฬิกาได 10 พัลส ขา RCO จะสงสัญญาณไปกระตุนวงจรนับสิบโดยเพ่ิมขึ้นคร้ังละ 1 ในชวงขอบสัญญาณนาฬิกาขาขึ้น วงจรนับสิบ 2 หลักจะใหเอาตพตุ ในชว ง 0000 0000 (0 ฐานสบิ )

252 ภาพที่ 9.13 การประยกุ ตใชวงจรรวมหมายเลข 74160 และ 7447 เพ่ือสรา งเปน วงจรนับและ แสดงผลหมายเลข 00 ถึง หมายเลข 99 ปรับปรงุ จาก : (สมศักดิ์ มติ ะถา, 2543, หนา 291)9.3 การประยุกตใชงานวงจรนบั วงจรนบั เปน วงจรดิจทิ ัลทส่ี าํ คญั โดยสามารถนาํ ไปประยุกตใชง านไดอยางแพรห ลาย วงจรนบัใชนับหรือหารความถ่ีสัญญาณนาฬิกาที่ปอนเขาท่ีอินพุต วงจรนับจะใหเอาตพุตแบบขนานใชแทนจํานวนพัลสสัญญาณนาฬิกาท่ีปอนเขาวงจรนับ สวนวงจรหารความถี่ใหเอาตพุตแบบอนุกรมท่ีเปนผลลพั ธจากการหารความถี่สัญญาณอินพุต ทาํ ใหเ ราสามารถนาํ คาสญั ญาณจากการกระทําดังกลาวไปประยุกตใชในการประดิษฐอุปกรณตาง ๆ ไดมากมาย ยกตัวอยางเชนวงจรนาฬิกาดิจิทัลในภาพท่ี

2539.14 ซึ่งเราสามารถนําวงจรนับนํามาใชตอเปนวงจรนาฬิกาดิจิทัล โดยใหมีการแสดงผลเปนช่ัวโมงนาที และวินาที สวนบนสุดเปนวงจรแหลงจายไฟฟากระแสตรง โดยแปลงไฟฟากระแสสลับ 220 Vเปน ไฟฟากระแสตรง +5 V ใชในการจายพลังงานใหกับวงจรดิจิทัลลอจิก ไฟฟากระแสสลับ 220 V50 Hz ใชก าํ เนิดสญั ญาณนาฬิกา 1 Hz โดยการตอจากสายแท็ปของขดลวด ทุตยิ ภมู ขิ องหมอแปลงแลวปอนเขาวงจรแตงรูปพัลสเพื่อแปลงสัญญาณรูปไซน 50 Hz ใหเปนสัญญาณรูปสี่เหลี่ยม 50 Hzสัญญาณทีไ่ ดจากวงจรแตงรูปพลั สจะตอ เขา วงจรหารความถีด่ วย 50 เพ่ือใหไดเอาตพตุ ออกมา 1 พลั สตอวินาที (1 Hz) แลวตอเขาขา C ของวงจรนับหลักวินาที เพ่ือใหเกิดการนับในวงจรทุก ๆ 1 วินาทีน่นั เอง ภาพท่ี 9.14 วงจรนาฬิกาดจิ ิทัลทใี่ ชว งจรนับแบบตาง ๆ มาประยุกตใชใ นการนบั เวลา ปรบั ปรงุ จาก : (สมศักดิ์ มิตะถา, 2543, หนา 293)

254 จากภาพที่ 9.14 วงจรนับหลักวินาทีประกอบดวยวงจรหารความถ่ีดวย 10 และวงจรหารความถ่ีดวย 6 วงจรนับท้ังสองเมื่อนํามาตอรวมกันไดเปนวงจรนบั สัญญาณนาฬิกา โดยนับ 1 พัลสตอ1 วินาที เมื่อนับครบ 60 พัลส น่ันคือใหเอาตพุต 1 พัลสตอนาที เพื่อปอนเขาวงจรนับหลักนาทีท่ีวงจรนับหลักนาทีประกอบดวยวงจรหารความถ่ีดวย 10 และวงจรหารความถี่ดวย 6 วงจรนับท้ังสองจะนับสัญญาณที่ปอนเขา 1 พัลสตอนาที เมื่อนับครบ 60 พัลส จะมีเอาตพุต 1 พัลสเกิดข้ึน นั่นคือ 1 พัลสตอช่ัวโมง พัลสดังกลาวจะถูกสงออกไปเขาวงจรนับหลักช่ัวโมงท่ีประกอบดวยวงจรหารความถี่ดวย 10 และวงจรหาร ความถี่ดวย 2 (ใชฟลิปฟลอป 1 ตัว) วงจรนับท้ังสองจะนับสัญญาณที่ปอนเขา 1 พัลส/ชั่วโมง เม่ือนับเอาตพุตบีซีดีจากวงจรนับหลักวินาที วงจรนับหลักนาทีและวงจรนับหลกั ชวั่ โมงจะถูกถอดรหสั ดวยไอซี 7447 แสดงผลออกทไ่ี ดโอดเปลงแสง 7 สว นแบบแอโนดรวมสรุป วงจรนับเปนวงจรลอจิกเชิงลําดับวงจรหน่ึง ท่ีมีความสําคัญในระบบดิจิทัล โดยวงจรจะทํางานดวยหลักการนับจํานวนพัลสส่ีเหลี่ยมที่ปอนเขาทางอินพุต และแสดงผลออกเปนเลขฐานสองหรือเลขฐานสิบ อุปกรณสําคัญสําหรับวงจรนับคือ ฟลิปฟลอป และอาจมีลอจิกเกตเขามามีสวนรวมในวงจรบาง สําหรบั วงจรนับชนดิ พิเศษเม่ือแบงวงจรนับออกตามโครงสรา งของการตอสัญณาณอินพุตพัลสจะแบงได 2 ชนิดคือ วงจรนับแบบซิงโครนัสและวงจรนับแบบอะซิงโครนัส วงจรนับท้ังสองชนิดสํามารถออกแบบและสรางไดโดยใชฟลิปฟลอปดังท่ีกลาวมาแลวขางตน นอกจากน้ียังมีผูผลิตออกแบบวงจรนับดังกลาวบรรจุไวในวงจรรวมชนิดทีทีแอลและซีมอสหลายแบบ เชน วงจรนับเลขฐานสอง ขนาด 4 บิต วงจรนบั 10 วงจรนบั เลขฐานสองชนิดนับขนึ้ -ลง และอื่น ๆ เปน ตน ซ่งึ วงจรดังกลาวเปนวงจรนับท่ีใชกันอยางแพรหลาย จึงควรศึกษาฟงกชันการทํางานใหเขาใจ เพื่อจะนําไปใชงานไดอ ยางมปี ระสทิ ธิภาพ

255แบบฝกหัดทา ยบท9.1 จงแสดงวิธกี ารสรางวงจรนบั ข้นึ แบบริปเปล ตัง้ แต 00 - 99 โดยใชฟ ลปิ ฟลอป ลอจิกเกต และวงจรรวมตามท่ีไดศึกษามา พรอมท้ังแสดงผลท่ี ไดโอดเปลงแสง 7 สวนแบบแอโนดรวม9.2 จงแสดงวธิ กี ารสรา งวงจรนบั ข้ึน/ลงขนาด 4 บิต ซ่ึงสามารถตงั้ คาการนบั ได โดยใชฟ ลิปฟลอปลอจิกเกต และวงจรรวมตามท่ไี ดศ ึกษามา พรอมทั้งแสดงผลท่ี ไดโอดเปลงแสง 7 สวนแบบแอโนดรว ม

256 เอกสารอา งอิงเฉลมิ พล นา้ํ คา ง. (2543). หลกั ดจิ ิตอลและการใชงาน. กรุงเทพมหานคร: ศูนยส่ือเสรมิ กรงุ เทพ.พรชยั จติ ตพ านชิ ย. (2543). การออกแบบวงจรดิจิตอล. กรุงเทพมหานคร: สาํ นกั พมิ พมหาวทิ ยาลัยรามคําแหง.พันธศกั ด์ิ พฒุ ิมานติ พงศและคณะ. (2546). ดิจิตอลเบอ้ื งตน (ดิจิตอลและไมโครโพรเซสเซอร). กรงุ เทพมหานคร: ศูนยสง เสริมอาชีวะ.สมศักด์ิ มิตะถา. (2543). การออกแบบวงจรดิจิตอลและวงจรตรรก. กรงุ เทพมหานคร: ภาควิชาวิศวกรรมคอมพิวเตอร คณะวศิ วกรรมศาสตร สถาบันเทคโนโลยพี ระจอมเกลาเจาคณุ ทหารลาดกระบัง.

337 บรรณานุกรมเฉลิมพล น้าํ คา ง. (2543). หลกั ดจิ ิตอลและการใชงาน. กรงุ เทพมหานคร: ศูนยส อ่ื เสริมกรงุ เทพ.ทรงยศ นาคอริยกุล. (2560). การวิเคราะหและออกแบบวงจรดจิ ทิ ลั . กรงุ เทพมหานคร: สาํ นักพิมพแหงจุฬาลงกรณม หาวิทยาลยั .พรชยั จิตตพ านชิ ย. (2543). การออกแบบวงจรดจิ ิตอล. กรงุ เทพมหานคร: สํานักพิมพมหาวิทยาลยั รามคําแหง.พนั ธศกั ด์ิ พฒุ มิ านิตพงศและคณะ. (2546). ดจิ ิตอลเบือ้ งตน (ดิจิตอลและไมโครโพรเซสเซอร). กรุงเทพมหานคร: ศูนยสง เสริมอาชีวะ.มงคล ทองสงคราม. (2540). ดิจติ อลเบ้อื งตน . กรุงเทพมหานคร: หา งหุน สว นจาํ กดั วิเจพริ้นต้ิง.สมศักด์ิ มติ ะถา. (2543). การออกแบบวงจรดจิ ิตอลและวงจรตรรก. กรุงเทพมหานคร: ภาควชิ าวิศวกรรมคอมพิวเตอร คณะวศิ วกรรมศาสตร สถาบันเทคโนโลยพี ระจอมเกลาเจา คุณทหารลาดกระบัง.Charles H. Roth. (2003). Fundamentals of Logic Design,. 5th Ed. St. Paul: Brooks/Cole Publishing.M. Moris Mano, and Michael D. Ciletti. (2007). Digital Design. Upper Saddle River: Prentice Hall.